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審決分類 審判 一部申し立て 2項進歩性  H01L
管理番号 1064309
異議申立番号 異議2000-74241  
総通号数 34 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2000-09-14 
種別 異議の決定 
異議申立日 2000-11-24 
確定日 2002-06-04 
異議申立件数
訂正明細書 有 
事件の表示 特許第3046017号「コパッケージMOS―ゲートデバイスおよび制御IC」の請求項1〜6、9、11に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 訂正を認める。 特許第3046017号の請求項1〜5、8、10に係る特許を取り消す。 
理由 [1]手続の経緯
本件特許第3046017号(平成11年2月25日出願、平成12年3月17日設定登録)は、特許異議申立人堀部恵造により特許異議の申立てがなされ、その後取消理由が通知され、その指定期間内である平成13年11月12日に訂正請求書が提出されたものである。

[2]訂正の適否についての判断
(1)訂正事項
(1-1)訂正事項a
特許明細書の発明の名称に、「コパッケージMOS-ゲートデバイスおよび制御IC」とあるのを、「MOSゲート半導体素子と制御ICとをパッケージした半導体デバイス」と訂正する。

(1-2)訂正事項b
特許明細書の特許請求の範囲の請求項1を、「少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。

(1-3)訂正事項c
特許明細書の同請求項2を、「請求項1において、前記MOSゲート半導体素子の前記第1の面がドレインを含み、前記MOSゲート半導体素子の前記第2の面がソースを含むことを特徴とする半導体デバイス。」と訂正する。

(1-4)訂正事項d
特許明細書の同請求項3に、「請求項1において、前記1つのパッド領域が少なくとも1つの一体型ピンを含むことを特徴とするデバイス。」とあるのを、全文削除する。

(1-5)訂正事項e
特許明細書の同請求項4を、訂正明細書の特許請求の範囲の請求項3として、「請求項1において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ICは、前記分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。」と訂正する。

(1-6)訂正事項f
特許明細書の同請求項5を、訂正明細書の同請求項4として、「請求項2において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。」と訂正する。

(1-7)訂正事項g
特許明細書の同請求項6を、訂正明細書の同請求項5として、「請求項1において、前記導体リードフレームが第2のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。

(1-8)訂正事項h
特許明細書の同請求項7を、訂正明細書の同請求項6として、「請求項5において、相対する面を有する他のMOSゲート半導体素子により構成された第3の半導体ダイであって、前記第2のパッド領域上に装着された第1の面と、前記制御ICに電気的に接続されたゲートを含む第2の面とを有する第3の半導体ダイをさらに含むことを特徴とする半導体デバイス。」と訂正する。

(1-9)訂正事項i
特許明細書の同請求項8を、訂正明細書の同請求項7として、「請求項6において、前記他のMOSゲート半導体素子の前記第2の面が前記1つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。」と訂正する。

(1-10)訂正事項j
特許明細書の同請求項9を、訂正明細書の同請求項8として、「請求項1において、前記MOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。

(1-11)訂正事項k
特許明細書の同請求項10を、訂正明細書の同請求項9として、「請求項6において、前記他のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。

(1-12)訂正事項l
特許明細書の同請求項11を、訂正明細書の同請求項10として、「請求項1において、前記1つのパッド領域上に装着され、前記MOSゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。」と訂正する。

(1-13)訂正事項m
特許明細書の同請求項12を、訂正明細書の同請求項11として、「請求項2において、少なくとも1つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも1つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。」と訂正する。

(1-14)訂正事項n
特許明細書の同請求項13を、訂正明細書の同請求項12として、「請求項1において、少なくとも1つの外部接続ピンを有する他のパッド領域をさらに含み、前記1つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。」と訂正する。

(1-15)訂正事項o
特許明細書の同請求項14を、訂正明細書の同請求項13として、「少なくとも第1および第2のパッド領域を有する導体リードフレームと、相対する面を有する第1のMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記第1のパッド領域と接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記第1のMOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイと、相対する面を有するダイオードにより構成された第3の半導体ダイであって、前記ダイオードの相対する面のうちの第1の面が前記第1のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された少なくとも1つの電極を有する第3の半導体ダイと、相対する面を有する第2のMOSゲート半導体素子により構成された第4の半導体ダイであって、前記第2のMOSゲート半導体素子の相対する面のうちの第1の面が前記第2のパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、前記第2のMOSゲート半導体素子の相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有し、前記第2のMOSゲート半導体素子の前記ゲートが前記制御ICに電気的に接続され、前記第2のMOSゲート半導体素子の前記他の電極が前記第1のパッド領域に電気的に接続された第4の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。

(1-16)訂正事項p
特許明細書の同請求項15を、訂正明細書の同請求項14として、「請求項13において、前記第1のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第1のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。

(1-17)訂正事項q
特許明細書の同請求項16を、訂正明細書の同請求項15として、「請求項13において、前記第2のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第2のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。

(1-18)訂正事項r
特許明細書の同請求項17を、訂正明細書の同請求項16として、「請求項13において、前記ダイオードの前記第1の面がマイナス極を含み、前記ダイオードの第2の面がプラス極を含むことを特徴とする半導体デバイス。」と訂正する。

(1-19)訂正事項s
特許明細書の同請求項18を、訂正明細書の同請求項17として、「請求項13において、前記導体リードフレームが、前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された第3のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。

(1-20)訂正事項t
特許明細書の同請求項19を、訂正明細書の同請求項18として、「請求項13において、前記第1のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。

(1-21)訂正事項u
特許明細書の同請求項20を、訂正明細書の同請求項19として、「請求項13において、前記第2のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。

(1-22)訂正事項v
特許明細書の【0001】の記載を、「本発明は.携帯用電子装置のためのMOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関し、より詳細には、少なくとも1つのFET(field‐effecttransistor)と、ショットキーダイオードと、適切な制御回路IC(integratedcircuit)とを使用するスイッチング電源などに用いられる、MOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関する。」と訂正する。

(1-23)訂正事項w
特許明細書の【0012】の記載を、「本発明によると、半導体デバイスは、少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えた。」と訂正する。

(1-24)訂正事項x
特許明細書の【0023】の記載を、「リードフレーム40は、パッド48A、48B、および48Cのうちの少なくとも1つのパッドに結合された外部接続ピン、または分離されたピンのいずれかである接続リード46を含む。例えばリードD1、SI/D2、S2など、外部接続ピンは、パッド48A、48B、48Cのうちの1つと一体になっている。他の分離されたピンは、パッド48A、48B、48Cか、制御IC16、トランジスタQ1、Q2か、ダイオードD1上の接続点に、1つ以上のボンディングワイヤ26により電気的に接続されている。パッド48A、48B、48C間の相互接続も、1つ以上のボンディングワイヤ26を使用して行うことができる。」と訂正する。

(2)訂正の目的の適否、新規事項の追加の有無、及び拡張・変更の存否
(2-1)訂正事項aについて
特許明細書の発明の名称に記載された「コパッケージ」とは、特許明細書の段落【0015】、【0016】、及び図2に記載されているとおり、MOSゲート半導体素子であるMOSFETと制御ICとを、同一のパッケージに封止することである。この訂正は、特許請求の範囲の請求項の末尾との整合を図るものであるから、明りょうでない記載の釈明に該当する。

(2-2)訂正事項bについて
訂正明細書の請求項1に記載された、導体リードフレームが「少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する」とは、特許明細書の請求項1と請求項3とを組み合わせて減縮したものであり、「該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピン」は、特許明細書の段落【0023】及び図4に記載されているとおりである。この訂正は、導体リードフレームを限定したものであるから、特許請求の範囲の減縮に該当する。
同請求項1に記載された「MOSゲート半導体素子により構成された第1の半導体ダイ」は、特許明細書の請求項1の第1の半導体ダイの構成を明確化したものである。この訂正は、第1の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
同請求項1に記載された「制御ICを構成した第2の半導体ダイ」、及び「前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイ」は、特許明細書の請求項1の第2の半導体ダイの構成を明確化したものである。この訂正は、第2の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-3)訂正事項cについて
訂正明細書の請求項2に記載された「前記MOSゲート半導体素子の前記第1の面がドレインを含み、前記MOSゲート半導体素子の前記第2の面がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項2の半導体デバイスの構成を明確にしたものである。この訂正は、半導体デバイスの構成を明りようにしたものであるから、明りょうでない記載の釈明に該当する。

(2-4)訂正事項dについて
特許明細書の請求項3を全文削除するものであるから、特許請求の範囲の減縮に該当する。

(2-5)訂正事項eについて
訂正明細書の請求項3に記載された「前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ICは、前記分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス」は、特許明細書の請求項4の導体リードフレームと制御ICの構成を明確にしたものであって、特許明細書の段落【0023】及び図4に記載されているとおりである。この訂正は、導体リードフレームと制御ICの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-6)訂正事項fについて
訂正明細書の請求項4に記載された「前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス」は、特許明細書の請求項5の外部接続ピンの構成を明確にしたものであって、特許明細書の段落【0024】に記載されているとおりである。この訂正は、外部接続ピンの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-7)訂正事項gについて
訂正明細書の請求項5に記載された「前記導体リードフレームが第2のパッド領域を含むことを特徴とする半導体デバイス」は、特許明細書の請求項6の導体リードフレームの構成を明確にしたものであって、特許明細書段落【0022】に記載されているとおりである。この訂正は、導体リードフレームの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-8)訂正事項hについて
訂正明細書の請求項6に記載された、「相対する面を有する他のMOSゲート半導体素子により構成された第3の半導体ダイであって、前記第2のパッド領域上に装着された第1の面と、前記制御lCしこ電気的に接続されたゲートを含む第2の面とを有する第3の半導体ダイをさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項7のMOSゲートデバイスの構成を明確化したものであって、第3の半導体ダイは、特許明細書の段落【0017】、図1及び図2に記載され、また、特許明細書の段落【0028】及び図4に記載されているとおりである。この訂正は、第3の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-9)訂正事項iについて
訂正明細書の請求項7に記載された「前記他のMOSゲート半導体素子の前記第2の面が前記1つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項8のMOSゲートデバイスの構成を明確にしたものであって、特許明細書の段落【0027】に記載されているとおりである。この訂正は、MOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-10)訂正事項jについて
訂正明細書の請求項8に記載された「前記MOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項9のMOSゲートデバイスの構成を明確にしたものであって、特許明細書の段落【0033】に記載されているとおりである。この訂正は、MOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-11)訂正事項kについて
訂正明細書の請求項9に記載された「前記他のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項10のMOSゲートデバイスの構成を明確にしたものであって、特許明細書段落【0033】に記載されているとおりである。この訂正は、MOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-12)訂正事項lについて
訂正明細書の請求項10に記載された「前記1つのパッド領域上に装着され、15前記MOSゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項11のダイオードの構成を明確にしたものであって、特許明細書段落【0016】、図1、及び図2に記載されているとおりである。この訂正は、ダイオードの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-13)訂正事項mについて
訂正明細書の請求項11に記載された「少なくとも1つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも1つの他のパッド領域をさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項12の他のパッド領域の構成を明確にしたものであって、特許明細書段落【0027】及び図4に記載されているとおりである。この訂正は、他のパッド領域の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-14)訂正事項nについて
訂正明細書の請求項12に記載された「少なくとも1つの外部接続ピンを有する他のパッド領域をさらに含み、前記1つのパッド領域と前記他のパッド領域16とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス」は、特許明細書の請求項13の容量性要素の構成を明確にしたものであって、特許明細書段落【0041】及び図8に記載されているとおりである。この訂正は、容量性要素の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-15)訂正事項oについて
訂正明細書の請求項13に記載された「第1のMOSゲート半導体素子により構成された第1の半導体ダイ」は、特許明細書の請求項14の第1の半導体ダイの構成を明確化したものであって、第1の半導体ダイは、具体的には、特許明細書段落【0017】、図1及び図2に記載されているとおりである。この訂正は、第1の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
同請求項13に記載された「制御ICを構成した第2の半導体ダイ」及び「前記制御ICの相対する面のうちの第1の面が前記第1のMOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイ」は、特許明細書の請求項14の第2の半導体ダイの構成を明確化したものであって、第2の半導体ダイは、具体的には、特許明細書段落【0018】、図1、及び図2に記載されているとおりであり、また、特許明細書段落【0028】及び図4に記載されているとおりである。この訂正は、第2の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
同請求項13に記載された「ダイオードにより構成された第3の半導体ダイ」及び「前記ダイオードの相対する面のうちの第1の面が前記第1のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された少なくとも1つの電極を有する第3の半導体ダイ」は、特許明細書の請求項14の第3の半導体ダイの構成を明確化したものであって、第3の半導体ダイは、具体的には、特許明細書段落【0016】、図1、及び図2に記載されているとおり、ダイオードD1に相当し、また、特許明細書段落【0025】及び図4に記載されているとおり、ボンディングワイヤによってトランジスタQ2のソースS2に接続されたプラス端子を有するショットキーダイオードD3に相当する。この訂正は、第3の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。
同請求項13に記載された「第2のMOSゲート半導体素子により構成された第4の半導体ダイ」及び「前記第2のMOSゲート半導体素子の相対する面のうちの第1の面が前記第2のパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、前記第2のMOSゲート半導体素子の相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有し、前記第2のMOSゲート半導体素子の前記ゲートが前記制御ICに電気的に接続され、前記第2のMOSゲート半導体素子の前記他の電極が前記第1のパッド領域に電気的に接続された第4の半導体ダイ」は、特許明細書の請求項14の第4の半導体ダイ18の構成を、明確化したものであって、第4の半導体ダイは、具体的には、特許明細書段落【0017】、図1、及び図2に記載されているとおりであり、また、特許明細書段落【0028】及び図4に記載されているとおりである。この訂正は、第4の半導体ダイの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-16)訂正事項pについて
訂正明細書の請求項14に記載された「前記第1のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第1のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項15の第1のMOS半導体素子の構成を明確にしたものであって、特許明細書段落【0017】に記載されているとおりである。この訂正は、第1のMOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-17)訂正事項qについて
訂正明細書の請求項15に記載された「前記第2のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第2のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス」は、特許明細書の請求項16の第2のMOS半導体素子の構成を明確にしたものであって、特許明細書段落【0017】に記載されているとおりである。この訂正は、第2のMOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-18)訂正事項rについて
訂正明細書の請求項16に記載された「半導体デバイス」は、特許明細書の請求項17の「デバイス」を明確にしたものである。この訂正は、デバイスの構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-19)訂正事項sについて
訂正明細書の請求項17に記載された「前記導体リードフレームが、前記第20千1のMOSゲート半導体素子の前記他の電極に電気的に接続された第3のパッド領域を含むことを特徴とする半導体デバイス」は、特許明細書の請求項18の導体リードフレームの構成を明確にしたものであって、具体的には、特許明細書段落【0022】、段落【0027】、及び図4に記載されているとおりである。この訂正は、導体リードフレームの構成を明りようにしたものであるから、明りようでない記載の釈明に該当する。

(2-20)訂正事項tについて
訂正明細書の請求項18に記載された「前記第1のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項19のMOSゲートデバイスの構成を明確にしたものであって、具体的には、特許明細書段落【0033】に記載されているとおりである。この訂正は、MOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-21)訂正事項uについて
訂正明細書の請求項19に記載された「前記第2のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス」は、特許明細書の請求項20のMOSゲートデバイスの構成を明確にしたものであって、特許明細書段落番号【0033】に記載されているとおりである。この訂正は、MOS半導体素子の構成を明りょうにしたものであるから、明りょうでない記載の釈明に該当する。

(2-22)訂正事項vについて
訂正明細書段落番号【0001】の記載は、上記訂正事項aに伴い、発明の名称と発明の詳細な説明の記載との整合を図るため訂正するものであるから、明りょうでない記載の釈明に該当する。

(2-23)訂正事項wについて
訂正明細書の段落【0012】の記載は、上記訂正事項bに伴い、特許請求の範囲の記載と発明の詳細な記載との整合を図るために訂正するものであるから、明りょうでない記載の釈明に該当する。

(2-24)訂正事項xについて
訂正明細書の段落【0023】に記載されたり一ドフレーム40は、「パッド48A、48B、および48Cのうちの少なくとも1つのパッドもこ結合された外部接続ピン、または分離されたピンのいずれかである接続リード46を含む」ものであり、特許明細書の外部接続リードの定義を明確にしたものであって、具体的には、図4の記載からも明らかである。この訂正は、明りょうでない記載の釈明に該当する。

そして、上記訂正事項a〜xについては、いずれも願書に添付した明細書又は図面に記載した事項の範囲内においてした訂正であり、実質上特許請求の範囲を拡張し、又は変更するものではない。

(3)まとめ
以上のとおりであるから、上記訂正は、特許法第120条の4第2項、及び同条第3項において準用する同法第126条第2、3項の規定に適合するので、当該訂正を認める。

[3]異議申立てについて
(1)異議申立人堀部恵造は、証拠として、
甲第1号証:特許第2566207号公報
甲第2号証:特開平7-169950号公報
甲第3号証:特開平5-218289号公報
甲第4号証:特開平8-172194号公報
甲第5号証:特開平10-150140号公報
甲第6号証:特開平5-304245号公報
を提出して、本件請求項1〜6、9、11に係る発明は、甲第1〜6号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないものであるから、本件請求項1〜6、9、11に係る発明の特許は、同法第113条の規定により取り消すべきものである旨主張している。

(2)本件発明
本件請求項1〜6、9、11に係る発明は、上記訂正により、本件請求項3に係る発明が削除されたため、本件請求項1〜5、8、10に係る発明(以下、「本件発明1〜5、8、10」という。)となった。
そして、本件発明1〜5、8、10は、訂正明細書の特許請求の範囲の請求項1〜5、8、10に記載された以下のとおりのものである。

「【請求項1】少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えたことを特徴とする半導体デバイス。
【請求項2】請求項1において、前記MOSゲート半導体素子の前記第1の面がドレインを含み、前記MOSゲート半導体素子の前記第2の面がソースを含むことを特徴とする半導体デバイス。
【請求項3】請求項1において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ICは、前記分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。
【請求項4】請求項2において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。
【請求項5】請求項1において、前記導体リードフレームが第2のパッド領域を含むことを特徴とする半導体デバイス。
【請求項6】請求項5において、相対する面を有する他のMOSゲート半導体素子により構成された第3の半導体ダイであって、前記第2のパッド領域上に装着された第1の面と、前記制御ICに電気的に接続されたゲートを含む第2の面とを有する第3の半導体ダイをさらに含むことを特徴とする半導体デバイス。
【請求項7】請求項6において、前記他のMOSゲート半導体素子の前記第2の面が前記1つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。
【請求項8】請求項1において、前記MOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項9】請求項6において、前記他のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項10】請求項1において、前記1つのパッド領域上に装着され、前記MOSゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。
【請求項11】請求項2において、少なくとも1つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも1つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。
【請求項12】請求項1において、少なくとも1つの外部接続ピンを有する他のパッド領域をさらに含み、前記1つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。
【請求項13】少なくとも第1および第2のパッド領域を有する導体リードフレームと、相対する面を有する第1のMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記第1のパッド領域と接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記第1のMOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイと、相対する面を有するダイオードにより構成された第3の半導体ダイであって、前記ダイオードの相対する面のうちの第1の面が前記第1のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された少なくとも1つの電極を有する第3の半導体ダイと、相対する面を有する第2のMOSゲート半導体素子により構成された第4の半導体ダイであって、前記第2のMOSゲート半導体素子の相対する面のうちの第1の面が前記第2のパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、前記第2のMOSゲート半導体素子の相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有し、前記第2のMOSゲート半導体素子の前記ゲートが前記制御ICに電気的に接続され、前記第2のMOSゲート半導体素子の前記他の電極が前記第1のパッド領域に電気的に接続された第4の半導体ダイとを備えたことを特徴とする半導体デバイス。
【請求項14】請求項13において、前記第1のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第1のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
【請求項15】請求項13において、前記第2のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第2のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
【請求項16】請求項13において、前記ダイオードの前記第1の面がマイナス極を含み、前記ダイオードの第2の面がプラス極を含むことを特徴とする半導体デバイス。
【請求項17】請求項13において、前記導体リードフレームが、前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された第3のパッド領域を含むことを特徴とする半導体デバイス。
【請求項18】請求項13において、前記第1のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項19】請求項13において、前記第2のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」

(3)甲各号証の記載事項
本件特許に係る出願の出願前に頒布された刊行物である上記甲第1〜6号証(上記取消理由通知において引用した刊行物1〜6に対応する。)には、以下の事項が記載されている。

(3-1)甲第1号証
上記甲第1号証の特許第2566207号公報には、パワーMOSFETと、このパワーMOSFETの制御のための集積された制御回路とを備えた半導体デバイスに関する発明が開示され、さらに、ケース端子10と冷却体13が直接結合されたフレームと、パワーMOSFETが形成された半導体基体1であって、裏面はドレーン電極が設けられ、導電性の接着剤の層12で冷却体13に固定され、表面にはゲート電極6が設けられた半導体基体1と、相対する面を有する制御回路が集積された半導体基体2であって、半導体基体1の表面に絶縁層3により電気的に絶縁され、接着剤層4により機械的に結合され、半導体基体2の出力端5をパワーMOSFETのゲート電極6に結合する導線14を有する半導体基体2とを備えた半導体デバイスにおいて、半導体基体1の裏面にドレーン電極、表面にソース電極8を有した点、ケース端子10は冷却体13に直接結合された一体型ピンを含んだ点、複数のケース端子10を含み、半導体基体2の電極7が導線9を介して接続された複数のケース端子10を含んだ点、及び冷却体13がケース端子VDDを介してドレーン電極の外部接続を行う点が、それぞれ記載されている(図1〜図3及び2頁左欄下から5行目〜右欄下から8行目参照。)。

(3-2)甲第2号証
上記甲第2号証の特開平7-169950号公報には、高い逆電圧及び低い導通時抵抗で高出力用途に使用しうるMOSFET素子に関する発明が開示され、さらに、ウエハの裏面にドレイン電極26、表面にソース電極22、23を有した点が記載されている(図2及び段落【0013】参照。)。

(3-3)甲第3号証
上記甲第3号証の特開平5-218289号公報には、パワーデバイスのリード部に装着する保護回路に関する発明が開示され、さらに、1つの半導体パッケージ11に3つのボンデイングパッド12、22、17を含んでいる点が記載されている(図1及び段落【0009】〜【0011】参照。)。

(3-4)甲第4号証
上記甲第4号証の特開平8-172194号公報には、IGBTがターンオフする間に少数荷電キャリアを掃き出すために集積化された補助MOSFETを組み込んだ高速IGBTデバイスに関する発明が開示され、さらに、IGBT構造において、分離されたゲート電極G1、G2を有する点が記載されている(図3〜図5及び段落【0008】〜【0014】参照。)。

(3-5)甲第5号証
上記甲第5号証の特開平10-150140号公報には、種々の大きさと種々の接合パターンを有するダイ(チップ)が共通のリードフレームに固定され、共通のパッケージ内に収納されるデバイスに関する発明が開示され、さらに、共通のリードフレームパッド41上に装着されたMOSFETダイ10及び逆並列に接続されたショットキーダイオードダイ12をさらに含んでいる点が記載されている(図5、図6及び段落【0019】参照。)。

(3-6)甲第6号証
上記甲第6号証の特開平5-304245号公報には、入力信号の大きさによってON/OFFを制御するスイッチを構成する半導体装置に関する発明が開示され、さらに、フレーム20に、モールド樹脂で一体化される複数のチップTP1、TP2、TP3をマウントする複数のパッドを有する点が記載されている(図2及び段落【0014】参照。)。

(4)対比・判断
(4-1)本件発明1について
本件発明1と甲第1号証の第1、2図に記載されたものとを対比すると、甲第1号証に記載された「冷却体13」上には、導電性の接着剤12を介して半導体基体1が固定されるとともに、この「冷却体13」には、第3のケース端子VDDが直接結合されているから、甲第1号証に記載された「冷却体13」は本件発明1の「少なくとも1つのパッド領域」に相当する。
また、甲第1号証に記載された「第3のケース端子VDD」、「パワーMOSFETが形成された半導体基体1」、「半導体基体1の下面」、「半導体基体1の上面」、「ゲート電極6」は、本件発明1の「外部接続ピン」、「MOSゲート半導体素子により構成された第1の半導体ダイ」、「第1の面」、「第2の面」、「少なくとも1つのゲート」に相当し、また、甲第1号証に記載された「半導体基体1の下面」は、導電性の接着剤12を介して「冷却体13」に電気的に接触し、第3のケース端子VDDに接続していることからみて、本件発明1の「少なくとも1つの電極」に相当することは明らかである。
さらに、甲第1号証に記載された「制御回路が集積された半導体基体2」、「半導体基体2の上面」、「前記ゲート電極6に電気的に接続された1つの出力端15」は、本件発明1の「制御ICを構成した第2の半導体ダイ」、「第2の面」、「前記ゲートに電気的に接続された1つの電極」に相当し、また、甲第1号証に記載された「半導体基体2」は「半導体基体1」に対して「絶縁層3」により電気的に絶縁されているから、甲第1号証に記載された「半導体基体2の下面」は、本件発明1の「第2の半導体ダイの第1の面」に相当する。
してみると、両者は、訂正明細書の請求項1に記載された事項に沿って記載すると、「少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えた半導体デバイス」の点で一致し、次の点で相違する。
本件発明1は「少なくとも1つのパッド領域と少なくとも1つの外部接続ピンを有する導体リードフレーム」を備えているのに対し、甲第1号証に記載されたフレームはそのようなものではない点。
そこで上記相違点について検討すると、一般に導体リードフレームにおいて、パッド領域と、このパッド領域と一体となって結合された外部接続ピンとを有するものは、本件特許の出願前周知の事項にすぎない(必要ならば、甲第5、6号証参照)から、甲第1号証に記載された冷却体と第3のケース端子が直接結合したフレームを、パッド領域と、このパッド領域と一体となって結合された外部接続ピンとを有する導体リードフレームにより構成する程度のことは容易に想到することができたものと認められる。
したがって、本件発明1は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-2)本件発明2について
本件発明2は、本件発明1を引用するとともに、さらに、MOSゲート半導体素子の第1の面がドレインを含み、第2の面がソースを含む点を限定したものである。
しかしながら、甲第1号証に記載されたパワーMOSFETが形成された半導体基体1も、ケース端子SourceからパワーMOSFETのためのソース電圧が供給され、パワーMOSFETのドレーン電極が第3のケース端子VDDに接続されているから、本件発明2の上記の点は、甲第1号証に開示されている。
したがって、本件発明2は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-3)本件発明3について
本件発明3は、本件発明1を引用するとともに、さらに、導体リードフレームが、パッド領域から分離された複数のピンをさらに含み、制御ICが、分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含む点を限定したものである。
しかしながら、甲第1号証に記載されたケース端子Source、ケース端子GND、第2のケース端子IN、ケース端子STは冷却体から分離しており、制御回路が集積されている半導体基体2の上面には、これらのケース端子と電気的に接続している電極7が配置されているから、甲第1号証に記載されたこれらケース端子を、周知の事項である導体リードフレームのパッド領域から分離して設けるようなことは、容易に想到することができたものである。
したがって、本件発明3は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-4)本件発明4について
本件発明4は、本件発明2を引用するとともに、さらに、外部接続ピンがドレインの外部接続を行う点を限定したものである。
しかしながら、甲第1号証に記載されたものは、ケース端子VDDが冷却体13のドレーン電極の外部接続を行っていることは明らかである。
したがって、本件発明4は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-5)本件発明5について
本件発明5は、本件発明1を引用するとともに、さらに、導体リードフレームが第2のパッド領域を含む点を限定したものである。
しかしながら、甲第6号証の図2には、チップTP1、TP2、TP3をマウントした複数の電極8a、8c、8d(本件発明5の「パッド領域」に相当する。)を含むフレーム20(本件発明5の「導体リードフレーム」に相当する。)が記載されている。
したがって、本件発明5は、甲第1、6号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-6)本件発明8について
本件発明8は、本件発明1を引用するとともに、MOSゲート半導体素子の第2の面が、パッド領域から分離されたピンに電気的に接続された他のゲートを含む点を限定したものである。
しかしながら、1つのチップにおける回路構成によっては、複数のゲートを含むものがあることは本件特許の出願前周知の事項にすぎない(必要ならば、甲第4号証参照)から、甲第1号証に記載された、半導体基体1の上面に有するゲート電極6の他に、別のゲートを設けて冷却体13から分離したケース端子(たとえば、「ケース端子GND」)に電気的に接続するようなことは、容易に想到することができたものである。
したがって、本件発明8は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(4-7)本件発明10について
本件発明10は、本件発明1を引用するとともに、さらに、1つのパッド領域上に装着され、MOSゲート半導体素子と逆並列構成で接続されたダイオードを含む点を限定したものである。
しかしながら、甲第5号証の図2、5、6には、1つの主パッド本体41上に、MOSFET10と逆並列に接続したショットキーダイオードを装着したものが記載されているから、甲第1号証に記載された冷却体の上面に、半導体基体と逆並列構成で接続したダイオードを装着するようなことは、容易に想到することができたものである。
したがって、本件発明10は、甲第1、5号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。

ところで、権利者は、本件特許発明は複数の電子構成要素を組み合わせることにより、電子構成要素間の接続長さが最小限になる他、電気的な接続における回路性能が向上させることができる等の主張をしているものの、甲第1号証に記載された半導体デバイスも複数の半導体基体を組み合わせているから、半導体基体間の接続長さを短くすることができる他、電気的な接続における回路性能の向上を図ることができる等の効果を生ずるものと認められる。
したがって、権利者の、本件特許発明は顕著な効果を奏するものであるとの主張は採用できない。

[5]むすび
以上のとおりであるから、本件発明1〜5、8、10についての特許は、特許法第29条第2項の規定に違反してされたものである。
したがって、本件発明1〜5、8、10についての特許は、特許法第113条第2号に該当し、取り消されるべきものである。
よって、結論のとおり決定する。
 
発明の名称 (54)【発明の名称】
MOSゲート半導体素子と制御ICとをパッケージした半導体デバイス
(57)【特許請求の範囲】
【請求項1】 少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、
相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、
相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイと
を備えたことを特徴とする半導体デバイス。
【請求項2】 請求項1において、前記MOSゲート半導体素子の前記第1の面がドレインを含み、前記MOSゲート半導体素子の前記第2の面がソースを含むことを特徴とする半導体デバイス。
【請求項3】 請求項1において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ICは、前記分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。
【請求項4】 請求項2において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。
【請求項5】 請求項1において、前記導体リードフレームが第2のパッド領域を含むことを特徴とする半導体デバイス。
【請求項6】 請求項5において、相対する面を有する他のMOSゲート半導体素子により構成された第3の半導体ダイであって、前記第2のパッド領域上に装着された第1の面と、前記制御ICに電気的に接続されたゲートを含む第2の面とを有する第3の半導体ダイをさらに含むことを特徴とする半導体デバイス。
【請求項7】 請求項6において、前記他のMOSゲート半導体素子の前記第2の面が前記1つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。
【請求項8】 請求項1において、前記MOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項9】 請求項6において、前記他のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項10】 請求項1において、前記1つのパッド領域上に装着され、前記MOSゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。
【請求項11】 請求項2において、少なくとも1つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも1つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。
【請求項12】 請求項1において、少なくとも1つの外部接続ピンを有する他のパッド領域をさらに含み、前記1つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。
【請求項13】 少なくとも第1および第2のパッド領域を有する導体リードフレームと、
相対する面を有する第1のMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記第1のパッド領域と接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有する第1の半導体ダイと、
相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記第1のMOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイと、
相対する面を有するダイオードにより構成された第3の半導体ダイであって、前記ダイオードの相対する面のうちの第1の面が前記第1のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された少なくとも1つの電極を有する第3の半導体ダイと、
相対する面を有する第2のMOSゲート半導体素子により構成された第4の半導体ダイであって、前記第2のMOSゲート半導体素子の相対する面のうちの第1の面が前記第2のパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、前記第2のMOSゲート半導体素子の相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有し、前記第2のMOSゲート半導体素子の前記ゲートが前記制御ICに電気的に接続され、前記第2のMOSゲート半導体素子の前記他の電極が前記第1のパッド領域に電気的に接続された第4の半導体ダイと
を備えたことを特徴とする半導体デバイス。
【請求項14】 請求項13において、前記第1のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第1のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
【請求項15】 請求項13において、前記第2のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第2のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。
【請求項16】 請求項13において、前記ダイオードの前記第1の面がマイナス極を含み、前記ダイオードの第2の面がプラス極を含むことを特徴とする半導体デバイス。
【請求項17】 請求項13において、前記導体リードフレームが、前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された第3のパッド領域を含むことを特徴とする半導体デバイス。
【請求項18】 請求項13において、前記第1のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【請求項19】 請求項13において、前記第2のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、携帯用電子装置のためのMOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関し、より詳細には、少なくとも1つのFET(field-effect transistor)と、ショットキーダイオードと、適切な制御回路IC(integrated circuit)とを使用するスイッチング電源などに用いられる、MOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関する。
【従来の技術】
図1を説明する。例えば、バック(buck)電源10であるフォワードスイッチング電源では、FETトランジスタの使用が知られている。この電源10は、プラス端子とマイナス端子を有する入力直流電源Vinに結合されている。Vinのプラス端子とマイナス端子の間に入力フィルタキャパシタ12が結合され、ローカルなエネルギー蓄積源として機能する。
Vinのプラス端子とマイナス端子の間に、第1および第2のスイッチングトランジスタQ1、Q2が直列に結合されている。トランジスタQ1およびQ2を、ゲートと、ドレインと、ソースを有するMOSゲートFETとすることができることが知られている。当技術分野では周知のことであるが、制御IC16が、それぞれ、トランジスタQ1およびQ2のゲートG1、G2にゲート信号を供給し、トランジスタQ1、Q2の接続点から変調された(PWM)パルス信号を発生させる。
当技術分野では周知のことであるが、トランジスタを分路させるフリーホイール電流パスを設けるために、トランジスタQ2にはショットキーダイオードD1が逆並列に結合されている。
Voにおける直流出力電力を比較的安定かつ円滑に供給するため、当技術分野でも周知のことであるが、直列結合されたインダクタLと、シャント結合されたキャパシタ14とを使用する2次フィルタを備えている。この2次フィルタは、PWM信号の高周波成分をほぼすべて減衰させて、Voのプラス端子とマイナス端子の間に直流出力電圧を発生させる。
抵抗器の両端間に、インダクタLを流れる電流を示す電圧を生じさせることができるように、インダクタLと直列に検出抵抗器Rsが設けられる。検出された電圧は制御IC16に入力され、それによってスイッチングトランジスタQ1およびQ2を、例えば電流モード制御によって適切に制御することができる。さらに、Voのプラス端子からマイナス端子まで抵抗器分割器を結合し、抵抗器R1とR2を使用する。検出された電圧が抵抗器R1およびR2の接合部から取り出され、制御IC16に入力される。検出された電圧は、Voにおける電圧レベルに関する情報を提供し、制御IC16がトランジスタQ1およびQ2を、例えば、電圧モード制御によって適正にバイアスさせるためにも使用される。
トランジスタQ1およびQ2のスイッチング周波数が比較的高く、トランジスタを流れる電流のレベルも比較的高いため、パッケージ化に関する考慮が重要になる。例えば、トランジスタQ1およびQ2とダイオードD1は、スイッチング頻度が高く、電流条件が高いため、高温で動作する可能性がある。さらに、トランジスタQ1およびQ2と、制御IC16と、ダイオードD1を相互接続した長さによって、望ましくない浮遊インダクタンスが生じ、この浮遊インダクタンスによって過度の雑音と、過度の放熱と、スプリアスな回路動作が起こる可能性がある。
さらに、スイッチング電源10を、例えば携帯用電子装置である電子装置に組み込む場合、回路基板の総面積のうちの電源10に割り振られる面積が重要になる。一般に、トランジスタQ1およびQ2と、ダイオードD1などの電源構成要素は、比較的大きなフットプリント(footprint)を有する。トランジスタQ1およびQ2を収容するのにTO-220パッケージが使用されることが多い。このパッケージは占有面積に対してサイズが比較的大きく、シリコン対フットプリント比が比較的小さい(約15%)。
その結果、携帯用電子装置の設計者に対する、電源10に使用される面積および/または体積を削減するという圧力が益々大きくなっている。
【発明が解決しようとする課題】
したがって、当技術分野では、寄生インダクタンスを最小限に抑えることによってパッケージの大きさを縮小し重さを軽減するとともに、回路性能を向上させるように電源構成要素と制御回路をカプセル封止する新規なパッケージが必要である。
【課題を解決するための手段】
従来技術の欠点を克服するために、本発明は、上面と下面とを有し、パワートランジスタダイの下面が基板上に装着されたパワートランジスタダイと、パワートランジスタを制御し、絶縁性エポキシを使用してパワートランジスタダイの上面に装着された制御回路とを含む携帯用電子装置用の電子パッケージを提供する。
本発明によると、半導体デバイスは、少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えた。
本発明のその他の特徴および効果は、添付図面を参照する、本発明の以下の記述から明らかになろう。
【発明の実施の形態】
本発明を説明するため、好ましい態様を図面に示すが、本発明は図示した厳密な配置構成および手段に限定されないことは当然のことである。
図2は本発明のパッケージ20を示す。図2において、同一符号は同一要素を示す。図を明瞭にするため、図2に示すパッケージ20は、通常は、パッケージ20の電子構成要素をカプセル封止するためのカバーを含ませていない。図2には下部22Aのみを示す。この下部22Aには、リードフレームと、基板と、パターン形成可能相互接続(別々に図示されていない)を有する。パターン形成可能相互接続上には、本発明の電子構成要素がマウントされている。
具体的には、パッケージ20は、MOSFETまたはその他のMOSゲートパワーデバイスとすることができる第1のトランジスタQ1および第2のトランジスタQ2と、制御IC16と、ショットキーダイオードであることが好ましいダイオードD1とを含む。トランジスタQ1およびQ2は、周知の技法を使用して、例えば接続エポキシおよび/またはハンダによって基板に接続されている。ダイオードD1も同様にして基板に接続することができる。
各トランジスタQ1およびQ2としては、好ましくはソース結合されたS1およびS2を含む上面と、好ましくはドレイン結合されたD1およびD2を含む下面を有するMOSFETが好ましい。
制御IC16はトランジスタQ2の上面に、適正な相互結合媒体を用いてマウントされている。この相互結合媒体は周知の供給源から入手可能な絶縁性エポキシであることが好ましい。さらに、この絶縁性エポキシとしては、電気的な絶縁特性を有するが、制御IC16とトランジスタQ2との間で熱伝導が行われるものが好ましい。
図3は図2のパッケージ20の側断面を示す。パッケージ20は下部22Aと上部22Bを含み、下部22Aと上部22Bにより内部空間28を有するエンクロージャが形成されている。端子24はパッケージ内の回路を外部回路に相互接続するものであって、内部空間28に進入され、リードフレーム40の一部を形成している。トランジスタQ2の下面は、全体的に、例えば導電性エポキシを使用して、界面42においてリードフレーム40のパッド領域に電気的に接続されている。しかし、IC16は界面44でトランジスタQ2の上面に、絶縁性エポキシを用いて結合されている。ボンディングワイヤ26により必要に応じて制御回路IC16が端子24に接続されている。
パッケージ20の内部空間28はAlNiなどの熱伝導性充填材30でほぼ満たされているのが好ましい。充填材30はパッケージの電子構成要素からパッケージ20の上部および下部22a、22bと端子24に熱が伝わるように保証し、それによってパッケージ20の熱効率を向上させる。
トランジスタQ2の上面はソース接続S2を含み、その上にアルミニウム層が配置されるのが好ましい。したがって、トランジスタQ2の上面は制御IC16のヒートシンクとなる。
図4は本発明の一実施形態によるリードフレーム40とそれにマウントされた電子構成要素の配置を示す。リードフレーム40は3つの独立したパッドまたは受け入れ領域48A、48B、および48Cを含む。独立したパッド領域48A、48B、および48Cは、電子構成要素と外部電子デバイスとの間と、電子構成要素がマウントされた受け入れ領域との電気的な接続を可能にする。
リードフレーム40は、パッド48A、48B、および48Cのうちの少なくとも1つのパッドに結合された外部接続ピン、または分離されたピンのいずれかである接続リード46を含む。例えばリードD1、S1/D2、S2など、外部接続ピンは、パッド48A、48B、48Cのうちの1つと一体になっている。他の分離されたピンは、パッド48A、48B、48Cか、制御IC16、トランジスタQ1、Q2か、ダイオードD1上の接続点に、1つ以上のボンディングワイヤ26により電気的に接続されている。パッド48A、48B、48C間の相互接続も、1つ以上のボンディングワイヤ26を使用して行うことができる。
リードフレーム40の第1のパッド48Aは、トランジスタQ1の下面を受け入れるように適合化されており、トランジスタQ1の下面は周知の方法、好ましくは導電性エポキシを使用して、パッド48Aに接着される。トランジスタQ1の下面はドレインD1接続を含むことが好ましく、したがって、受け入れ領域48Aと一体になったリードにD1と符号が付してある。
パッド48Bは、その上にトランジスタQ2を受け入れるように適合化されている。トランジスタQ1の場合と同様、トランジスタQ2の下面は、適正な方法を用いてパッド48Bに適切に固着されるドレインD2を含むことが好ましい。リードS1/D2は受け入れパッド48Bに直接結合される。受け入れパッド48Bは、パッド領域48Bに導電固着されたマイナス端子と、ボンディングワイヤによってトランジスタQ2のソースS2に接続されたプラス端子とを有するショットキーダイオードD3も受け入れる。
パッド48Cにより、複数のワイヤボンド26Bを介してトランジスタQ2のソースS2への接続が可能になる。
パッド48A、48B、および48Cにより、トランジスタQ1およびQ2とダイオードD3が容易に互いに近接して相互接続され、相互接続の長さを最小限にするようなサイズおよび形状が有利である。例えば、トランジスタQ1のソースS1は比較的短い多数のボンディングワイヤ26AによってトランジスタQ2のドレインD2に結合される。トランジスタQ2のソースS2とパッド48Cとの間の相互接続は、やはり比較的短い多数のボンディングワイヤ26Bが使用される。その結果、回路内に生じる浮遊インダクタンスが最小化され、したがって回路の動作が改良される。
さらに、ボンディングワイヤ26Cにより、制御回路IC16と、トランジスタQ1のゲートG1およびソースS1との間が接続されて、ゲート-ソースループが形成され、ボンディングワイヤ26Cはゲート-ソースループ内の寄生インダクタンスを低減し、トランジスタQ1の高速オン/オフが可能になるほど極めて短い。同様に、制御IC16とトランジスタQ2のゲートG2およびソースS2との間の相互接続はボンディングワイヤ26Dによって行われて、ゲート-ソースループが形成され、浮遊インダクタンスが低減されるほど極めて短い。
好ましい構成では、シリコンダイのサイズは次の通りである。1)トランジスタQ1は約140×80ミル(約3.556mm×約2.032mm)、2)トランジスタQ2は約140×169ミル(約3.556mm×約4.293mm)、3)制御IC16は約80×120ミル(約2.032mm×約3.048mm)、4)ダイオードD1は約36×36ミル(約0.914mm×約0.914mm)である。上述したことから当業者にとって明らかなことであるが、制御IC16の表面積はトランジスタQ2の表面積ぐらいにしかできない。
本発明のパッケージ20の利点は次の通りである。
1.パッケージ20のフットプリント面積が大幅に削減される。
2.パッケージ20のシリコン面積とフットプリント面積の比が約50%を超える(約75%とすることが可能である)。
3.パッケージ20のフットプリントの総面積が慣用のパッケージングと比較して約47%削減される。
4.3つの独立したパッド48A、48B、および48Cにより、電子構成要素に必要な受け入れ領域が提供され、同様に、ドレインD1と、S1/D2接続部と、ソースS2とが電源接続される。
5.ショットキーダイオードD3を普通なら使用不能な場所に配置することができる。
6.実質的に短いゲート-ソースループによって、寄生インダクタンスが低減され、スイッチング性能が向上するとともに、トランジスタQ1およびQ2のゲートおよびソースへのケルビン接続が容易になる。
7.トランジスタQ2と制御回路IC16との間の電気特性が整合される。
8.パッケージの総重量が軽くなる。
パッケージ20には、図1に示すスイッチング電源10の回路のすべてを含めることができる。電源10は、約5から24ボルトの入力電圧により、約7アンペアで約1.2ボルトから2.0ボルトの出力電圧を出力し、公称電圧は1.6ボルトである。
図5は本発明の他の実施形態を示す。リードフレーム140は図4の実施形態に関して説明したのと同じ方式で接続を行う3つの独立したパッド148A、148B、および148Cを含む。リードフレーム140は前述の方式と同じ方式で接続を行う接続リード146も含む。
しかし、図4のトランジスタQ1およびQ2に代えて、トランジスタQ11およびQ12を設け、トランジスタQ11およびQ12はデュアルゲートによって制御される。トランジスタQ11は、図4の方式と同様の方式でボンディングワイヤ126Cによって制御IC116に接続された内部制御ゲートG11Aを備える。トランジスタQ11はワイヤ126Eによって外部ピン128に接続された外部接続下ゲートG11Bも備える。同様に、トランジスタQ12はワイヤボンド126Dによって制御IC116に接続された内部接続ゲートG12Aを備える。トランジスタQ12はリード126Fによって外部ピン114に接続された外部接続ゲートG12Bも備える。
さらに、トランジスタQ11のソースS11は、多数のボンディングワイヤ126Aによってパッド領域148Bに接続され、パッド領域148BにはトランジスタQ12のドレインが接続されている。トランジスタQ11のドレインはパッド領域148Aに接続され、パッド領域148Aは一体型ピン101および102へ外部接続される。トランジスタQ12のドレインは、ピン121、122、および123を介して外部接続され、トランジスタQ12のソースS12は多数のボンディングワイヤ126Bによってパッド領域148Cに接続され、制御IC116にボンディングワイヤによって接続されている。
ショットキーダイオードD13が、トランジスタQ12のソースS12に接続される多数のボンディングワイヤによって、トランジスタQ12に逆並列に接続され、パッド領域148Bに直接接続されている。
図4の実施形態と同様に、パッド領域148A、148B、および148Cにより、トランジスタQ11およびQ12とダイオードD13が容易に互いに近接して相互接続され、構成要素間の接続の長さが最小限になるようなサイズおよび形状になっている。
トランジスタQ11およびQ12とダイオードD13の間の接続と、それらの外部接続を示す回路図を図6に示す。トランジスタQ11およびQ12のゲートがそれぞれ外部ピン128および114に接続され、内部接続によって制御ICに接続されていることに留意されたい。さらに、接続が図示されていない各ピンは、制御IC116のそれぞれの端子に接続されている。
熱効率を向上させるために、トランジスタQ1またはQ11をパッケージ40または140から除き、TO-220パッケージ内などの個別トランジスタを使用して実施することも可能であることに留意されたい。
一例として、パッケージ240内のパッド領域248Aにマウントされた単一のトランジスタQ21と、トランジスタQ21の上にマウントされた制御IC216を図7に示す。この実施形態では、制御IC216はリードワイヤ226Aを介してトランジスタQ21のゲートG21に接続されている。トランジスタQ21のソースS21は、多数のボンディングワイヤ226Bおよび226Cによって、一体型外部ピンを有するパッド領域248Bおよび248Cにそれぞれ接続されている。トランジスタQ21のドレインは、やはり2本の一体型外部ピンを有するパッド領域248Aに接続されている。制御IC216のそれぞれのパッド領域を他の分離された外部ピンに接続するボンディングワイヤも備えられている。
この場合も、パッド領域248A、248B、および248Cは、制御ICおよびトランジスタとの接続の長さが最小限になるように構成されている。
図8に、トランジスタQ31の上に制御IC316がマウントされ、図7と類似した相互接続および外部接続を備えた本発明の他の実施形態を示す。しかし、この実施形態では、パッド348Aの上にダイオードD31も設けられ、その下面はパッド領域に電気的に接続されたマイナス端子を含み、その上面はボンディングワイヤによってトランジスタQ31のソースS31に接続されたプラス端子を含む。さらに、ボンディングワイヤ326Dによって制御IC316の端子に接続された第4のパッド領域348Dも備える。パッド領域348Aおよび348Dの上にシャント容量性要素C31も設けられ、この2つのパッド領域が接続してある。
図9に、パッド領域448A、448B、448C、448Dと、制御IC416と、トランジスタQ41と、ダイオードD41と、容量性要素C41と、図8のものと類似したそれらの相互接続426A、426B、426C、426D、426Eを含む、本発明の他の実施形態を示す。さらに、第5のボンディングパッド領域448Eを設けてあり、その上にゲートG42とソースS42を有する第2のトランジスタQ42がマウントしてあり、ゲートG42とソースS42はボンディングワイヤ426Fによって制御IC416上のそれぞれのボンディングパッドに接続してある。ソースS42は多数のワイヤ426Gによってパッド448Aにも接続してあり、それによってトランジスタQ41のドレインとダイオードD41に接続してある。ボンディングワイヤ426Hを介してソースS41の他の外部接続を可能にする他のパッド領域448Fも設けてある。
以上説明した本発明の好ましい実施形態は、例示と説明のために示したものであり、網羅的であることや、本発明を、開示した厳密な態様に限定することを意図したものではない。上述の教示に照らせば多くの変更および変形態様が可能である。本発明の範囲は、上述の詳細な説明によってではなく、特許請求の範囲によって限定されるものと意図される。
【図面の簡単な説明】
【図1】
周知のスイッチング電源回路を示す回路図である。
【図2】
本発明によるパッケージの下部を示す図である。
【図3】
図2のパッケージの側断面図である。
【図4】
本発明一実施形態のリードフレームを示す上面図である。
【図5】
本発明他の実施形態のリードフレームを示す上面図である。
【図6】
図5のリードフレームの相互接続の一部分を示す回路図である。
【図7】
本発明他の実施形態のリードフレームを示す上面図である。
【図8】
本発明他の実施形態のリードフレームを示す上面図である。
【図9】
本発明他の実施形態のリードフレームを示す上面図である。
【符号の説明】
16 制御IC
20 パッケージ
24 端子
26,126 ボンディングワイヤ
28 内部空間
30 充填材
40 リードフレーム
42、44 界面
46 接続リード
48 パッド
D13 ショットキーダイオード
Q11、Q12 トランジスタ
S11、S12 ソース
 
訂正の要旨 訂正の要旨
(1)訂正事項a
明りょうでない記載の釈明を目的として、特許明細書の発明の名称に、「コパッケージMOS-ゲートデバイスおよび制御IC」とあるのを、「MOSゲート半導体素子と制御ICとをパッケージした半導体デバイス」と訂正する。
(2)訂正事項b
特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、特許明細書の特許請求の範囲の請求項1を、「少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
(3)訂正事項c
明りょうでない記載釈明を目的として、特許明細書の同請求項2を、「請求項1において、前記MOSゲート半導体素子の前記第1の面がドレインを含み、前記MOSゲート半導体素子の前記第2の面がソースを含むことを特徴とする半導体デバイス。」と訂正する。
(4)訂正事項d
特許請求の範囲の減縮を目的として、特許明細書の同請求項3に、「請求項1において、前記1つのパッド領域が少なくとも1つの一体型ピンを含むことを特徴とするデバイス。」とあるのを、全文削除する。
(5)訂正事項e
明りょうでない記載の釈明を目的として、特許明細書の同請求項4を、訂正明細書の特許請求の範囲の請求項3として、「請求項1において、前記導体リードフレームは、前記パッド領域から分離された複数のピンをさらに含み、前記制御ICは、前記分離された複数のピンのうちのそれぞれ1つのピンに電気的に接続された複数の端子を含むことを特徴とする半導体デバイス。」と訂正する。
(6)訂正事項f
明りょうでない記載の釈明を目的として、特許明細書の同請求項5を、訂正明細書の同請求項4として、「請求項2において、前記外部接続ピンは、前記ドレインの外部接続を行うことを特徴とする半導体デバイス。」と訂正する。
(7)訂正事項g
明りょうでない記載の釈明を目的として、特許明細書の同請求項6を、訂正明細書の同請求項5として、「請求項1において、前記導体リードフレームが第2のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
(8)訂正事項h
明りょうでない記載の釈明を目的として、特許明細書の同請求項7を、訂正明細書の同請求項6として、「請求項5において、相対する面を有する他のMOSゲート半導体素子により構成された第3の半導体ダイであって、前記第2のパッド領域上に装着された第1の面と、前記制御ICに電気的に接続されたゲートを含む第2の面とを有する第3の半導体ダイをさらに含むことを特徴とする半導体デバイス。」と訂正する。
(9)訂正事項i
明りょうでない記載の釈明を目的として、特許明細書の同請求項8を、訂正明細書の同請求項7として、「請求項6において、前記他のMOSゲート半導体素子の前記第2の面が前記1つのパッド領域に電気的に接続されたソースを含むことを特徴とする半導体デバイス。」と訂正する。
(10)訂正事項j
明りょうでない記載の釈明を目的として、特許明細書の同請求項9を、訂正明細書の同請求項8として、「請求項1において、前記MOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
(11)訂正事項k
明りょうでない記載の釈明を目的として、特許明細書の同請求項10を、訂正明細書の同請求項9として、「請求項6において、前記他のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
(12)訂正事項l
明りょうでない記載の釈明を目的として、特許明細書の同請求項11を、訂正明細書の同請求項10として、「請求項1において、前記1つのパッド領域上に装着され、前記MOSゲート半導体素子と逆並列構成で接続されたダイオードをさらに含むことを特徴とする半導体デバイス。」と訂正する。
(13)訂正事項m
明りょうでない記載の釈明を目的として、特許明細書の同請求項12を、訂正明細書の同請求項11として、「請求項2において、少なくとも1つの外部接続ピンを含み、前記ソースに電気的に接続された少なくとも1つの他のパッド領域をさらに含むことを特徴とする半導体デバイス。」と訂正する。
(14)訂正事項n
明りょうでない記載の釈明を目的として、特許明細書の同請求項13を、訂正明細書の同請求項12として、「請求項1において、少なくとも1つの外部接続ピンを有する他のパッド領域をさらに含み、前記1つのパッド領域と前記他のパッド領域とを電気的に結合した容量性要素をさらに含むことを特徴とする半導体デバイス。」と訂正する。
(15)訂正事項o
明りょうでない記載の釈明を目的として、特許明細書の同請求項14を、訂正明細書の同請求項13として、「少なくとも第1および第2のパッド領域を有する導体リードフレームと、相対する面を有する第1のMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記第1のパッド領域と接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記第1のMOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイと、相対する面を有するダイオードにより構成された第3の半導体ダイであって、前記ダイオードの相対する面のうちの第1の面が前記第1のパッド領域と電気的に接触して配置され、前記ダイオードの相対する面のうちの第2の面が前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された少なくとも1つの電極を有する第3の半導体ダイと、相対する面を有する第2のMOSゲート半導体素子により構成された第4の半導体ダイであって、前記第2のMOSゲート半導体素子の相対する面のうちの第1の面が前記第2のパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、前記第2のMOSゲート半導体素子の相対する面のうちの第2の面が少なくとも1つのゲートと他の電極とを有し、前記第2のMOSゲート半導体素子の前記ゲートが前記制御ICに電気的に接続され、前記第2のMOSゲート半導体素子の前記他の電極が前記第1のパッド領域に電気的に接続された第4の半導体ダイとを備えたことを特徴とする半導体デバイス。」と訂正する。
(16)訂正事項p
明りょうでない記載の釈明を目的として、特許明細書の同請求項15を、訂正明細書の同請求項14として、「請求項13において、前記第1のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第1のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
(17)訂正事項q
明りょうでない記載の釈明を目的として、特許明細書の同請求項16を、訂正明細書の同請求項15として、「請求項13において、前記第2のMOSゲート半導体素子の前記第1の面がドレインを含み、前記第2のMOSゲート半導体素子の前記第2の面の前記他の電極がソースを含むことを特徴とする半導体デバイス。」と訂正する。
(18)訂正事項r
明りょうでない記載の釈明を目的として、特許明細書の同請求項17を、訂正明細書の同請求項16として、「請求項13において、前記ダイオードの前記第1の面がマイナス極を含み、前記ダイオードの第2の面がプラス極を含むことを特徴とする半導体デバイス。」と訂正する。
(19)訂正事項s
明りょうでない記載の釈明を目的として、特許明細書の同請求項18を、訂正明細書の同請求項17として、「請求項13において、前記導体リードフレームが、前記第1のMOSゲート半導体素子の前記他の電極に電気的に接続された第3のパッド領域を含むことを特徴とする半導体デバイス。」と訂正する。
(20)訂正事項t
明りょうでない記載の釈明を目的として、特許明細書の同請求項19を、訂正明細書の同請求項18として、「請求項13において、前記第1のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
(21)訂正事項u
明りょうでない記載の釈明を目的として、特許明細書の同請求項20を、訂正明細書の同請求項19として、「請求項13において、前記第2のMOSゲート半導体素子の前記第2の面が、前記パッド領域から分離されたピンに電気的に接続された他のゲートを含むことを特徴とする半導体デバイス。」と訂正する。
(22)訂正事項v
明りょうでない記載の釈明を目的として、特許明細書の【0001】の記載を、「本発明は.携帯用電子装置のためのMOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関し、より詳細には、少なくとも1つのFET(field-effecttransistor)と、ショットキーダイオードと、適切な制御回路IC(integratedcircuit)とを使用するスイッチング電源などに用いられる、MOSゲート半導体素子と制御ICとをパッケージした半導体デバイスに関する。」と訂正する。
(23)訂正事項w
明りょうでない記載の釈明を目的として、特許明細書の【0012】の記載を、「本発明によると、半導体デバイスは、少なくとも1つのパッド領域と該1つのパッド領域と一体となって結合された少なくとも1つの外部接続ピンとを有する導体リードフレームと、相対する面を有するMOSゲート半導体素子により構成された第1の半導体ダイであって、相対する面のうちの第1の面が前記1つのパッド領域と電気的に接触して配置された少なくとも1つの電極を有し、相対する面のうちの第2の面が少なくとも1つのゲートを有する第1の半導体ダイと、相対する面を有する制御ICを構成した第2の半導体ダイであって、前記制御ICの相対する面のうちの第1の面が前記MOSゲート半導体素子の前記第2の面と接触しているが電気的に絶縁されて配置され、前記制御ICの相対する面のうちの第2の面が前記ゲートに電気的に接続された少なくとも1つの電極を有する第2の半導体ダイとを備えた。」と訂正する。
(24)訂正事項x
明りょうでない記載の釈明を目的として、特許明細書の【0023】の記載を、「リードフレーム40は、パッド48A、48B、および48Cのうちの少なくとも1つのパッドに結合された外部接続ピン、または分離されたピンのいずれかである接続リード46を含む。例えばリードD1、SI/D2、S2など、外部接続ピンは、パッド48A、48B、48Cのうちの1つと一体になっている。他の分離されたピンは、パッド48A、48B、48Cか、制御IC16、トランジスタQ1、Q2か、ダイオードD1上の接続点に、1つ以上のボンディングワイヤ26により電気的に接続されている。パッド48A、48B、48C間の相互接続も、1つ以上のボンディングワイヤ26を使用して行うことができる。」と訂正する。
異議決定日 2002-01-15 
出願番号 特願平11-49000
審決分類 P 1 652・ 121- ZA (H01L)
最終処分 取消  
前審関与審査官 川真田 秀男  
特許庁審判長 関根 恒也
特許庁審判官 中村 朝幸
伊藤 明
登録日 2000-03-17 
登録番号 特許第3046017号(P3046017)
権利者 インターナショナル・レクチファイヤー・コーポレーション
発明の名称 MOSゲート半導体素子と制御ICとをパッケージした半導体デバイス  
代理人 橋本 傳一  
代理人 谷 義一  
代理人 阿部 和夫  
代理人 阿部 和夫  
代理人 橋本 傳一  
代理人 谷 義一  

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