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審決分類 |
審判 全部申し立て 2項進歩性 H01L |
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管理番号 | 1065914 |
異議申立番号 | 異議2000-71402 |
総通号数 | 35 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許決定公報 |
発行日 | 1992-04-02 |
種別 | 異議の決定 |
異議申立日 | 2000-04-05 |
確定日 | 2002-07-12 |
異議申立件数 | 2 |
訂正明細書 | 有 |
事件の表示 | 特許第2959077号「半導体装置」の請求項1ないし3に係る特許に対する特許異議の申立てについて、次のとおり決定する。 |
結論 | 訂正を認める。 特許第2959077号の請求項2に係る特許を取り消す。 同請求項1、3に係る特許を維持する。 |
理由 |
1.手続の経緯 本件特許第2959077号に係る手続きの主な経緯は次のとおりである。 特許出願(特願平2-217729号) 平成 2年 8月18日 特許権設定登録 平成11年 7月30日 特許異議申立(申立人 鈴木玉緒) 平成12年 4月 5日 特許異議申立(申立人 佐藤勝明) 平成12年 4月 5日 取消理由通知 平成12年 8月31日 意見書・訂正請求書 平成12年11月13日 2 訂正の適否についての判断 2.1 訂正の内容 2.1.1 訂正事項a 特許請求の範囲の請求項1中の、「形成された入力抵抗」を、「形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗」と訂正する。 2.1.2 訂正事項b 特許請求の範囲の請求項2中の、「薄膜トランジスタと、」を、「Pチャネル及びNチャネルの薄膜トランジスタと、前記PチャネルとNチャネルの薄膜トランジスタに接続され、」と訂正する。 2.1.3 訂正事項c 特許請求の範囲の請求項2中の、「入力抵抗を具備した」を、「入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタの間に接続するインバー夕を具備した」と訂正する。 2.1.4 訂正事項d 特許請求の範囲の請求項3中の、「請求項1又は2記載の」を.「請求項1記載の」と訂正する。 2.1.5 訂正事項e 明細書第3頁第2行乃至同頁第8行(特許公報第2頁左上欄第14〜28行)の、「本発明〜特徴とする。」を「本発明の半導体装置は、第1に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランシジ夕のソース・ドレイン部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。 第2に、絶縁基板上に形成される半導体装置において、Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続され、該薄膜トランジス夕のゲ-ト部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランシスタを間に接続するインバ-タを具備した静電気保護回路を有することを特徴とする。 第3に、前記入力抵抗とインバ-タとの間に接続されたPチャネル及びNチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の10倍以上の抵抗値を有することを特徴とする。」と訂正する。 2.1.6 訂正事項f 出願当初の明細書第7頁第16行乃至同頁第17行(特許公報第3頁左上欄第2〜3行)の、「コンデンサCD及入力静電容量CIN」を、 「コンデンサCD及び入力静電容量CIN」と訂正する。 2.2訂正の目的の適否、新規事項の有無及び拡張・変更の存否 訂正事項aについて 訂正事項aは、請求項1を訂正するもので、請求項1に記載された「形成された入力抵抗」をより下位概念である「形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗」と限定しようとするものである。 この「前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗」は、出願当初の明細書第3頁第20行乃至第4頁第2行の「次に非結晶シリコン薄膜2、30、31、32の表面を酸化してゲート酸化膜4を1000Å程度成膜する。」、明細書第9頁第18行乃至同頁第20行の「ゲート酸化膜4におおわれているので抵抗値の安定性が良い。」及び第1図に記載されていたものである。 したがって、この訂正は、特許請求の範囲の減縮を目的とするものである。また、上記訂正事項aは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでない。 訂正事項b及びcについて 訂正事項bは、請求項2を訂正するもので、請求項2に記載された「薄膜トランジスタと、」をより下位概念である「Pチャネル及びNチャネルの薄膜トランジスタと、前記PチャネルとNチャネルの薄膜トランジスタに接続され、」と限定しようとするものである。 訂正事項cは、請求項2を訂正するもので、請求項2に記載された「入力抵抗を具備した」をより下位概念である「入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタの間に接続するインバータを具備した」と限定しようとするものである。 すなわち、訂正事項b及びcは、入力抵抗とインバータとの間にPチャネル及びNチャネルの薄膜トランジスタを接続することを限定しようとするものである。 この訂正事項bの「Pチャネル及びNチャネルの薄膜トランジスタと、前記PチャネルとNチャネルの薄膜トランジスタに接続され、」と、訂正事項cの「入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタの間に接続するインバータを具備した」は、明細書第5頁第7行乃至同頁第12行の「第2図は薄膜トランジスタが相補型で形成されているCMOS構成の回路を用いている。第1図と対応する部分は同一番号を付した。202はNチャネル薄膜トランジスタ202、203はPチャネル薄膜トランジスタ、206は電源、205は入力インバータである。」、同じく、第6頁第4行乃至同貢第7行の「入力抵抗32はPチャネル薄膜トランジスタ203、Nチャネル薄膜トランジスタ202、どちらのトランジスタのソース部、ゲート部、ドレイン部と同一工程で形成しても良い。」及び第2図に記載されていたものである。 したがって、この訂正は特許請求の範囲の減縮を目的とするものである。 また、上記訂正事項b及びcは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでない。 訂正事項dについて 訂正事項dは、請求項3を訂正するもので、請求項3に記載された「請求項1又は2記載の」を請求項1に従属するように「請求項1記載の」と訂正したものである。 すなわち、特許請求の範囲の減縮を目的とした請求項1に従属するものであるから、上記訂正事項dの訂正は特許請求の範囲の減縮を目的とするものである。 したがって、この訂正が、特許請求の範囲を実質上拡張しまたは変更するものではないことは明らかである。 訂正事項eについて 訂正事項eは、「課題を解決するための手段」の項の記載を訂正された特許請求の範囲に対応させて記載の明確化を図るものであり、明りょうでない記載の釈明を目的とするものである。 この訂正が、特許請求の範囲を実質上拡張しまたは変更するものではないことは明らかである。 訂正事項fについて 訂正事項fは、「コンデンサCD及入力静電容量CIN」を「コンデンサCD及び入力静電容量CIN」と訂正したものであり、誤記の訂正に相当する。 2.3 訂正の適否のむすび 以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律(平成6年法律第116号)附則第6条第1項の規定によりなお従前の例によるとされる、特許法第120条の4第3項において準用する平成6年法律第116号による改正前の特許法第126条第1項ただし書、第2項及び第3項の規定に適合するので、当該訂正を認める。 3特許異議の申立てについての判断 3.1 特許異議申立の理由及び取消理由の概要 特許異議申立人鈴木玉緒は、甲第1号証(刊行物1:特開平2-174270号公報)、甲第2号証(刊行物2:特開昭62-65455号公報)、甲第3号証(刊行物3:特開昭59-9959号公報)、甲第4号証(刊行物4:特開昭59-204275号公報)、甲第5号証(刊行物5:A.Sグロ-ブ著「半導体デバイスの基礎」、マグロウヒル出版、(1986年3月25日発行)、358〜359頁)を提出し、本件請求項1,2及び3に係る発明は、甲第1乃至3号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定に違反してされたものであり、特許を取り消すべきであると主張している。 特許異議申立人佐藤勝明は、甲第1号証(刊行物6:特開昭63-85586号公報)、甲第2号証(刊行物3:特開昭59-9959号公報)、を提出し、本件請求項1に係る発明は、甲第1及び2号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定に違反してされたものであり、特許を取り消すべきであると主張している。 取消理由は特許異議申立人鈴木玉緒の異議申立の理由と同趣旨である。 3.2 本件発明 上記2で示したように上記訂正が認められるから、本件の請求項1〜3に係る発明(以下、本件発明1〜3という。)は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項1〜3に記載された次のおりのものである。 「【請求項1】絶縁基板上に形成される半導体装置において、 薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする半導体装置。 【請求項2】絶縁基板上に形成される半導体装置において、 Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする半導体装置。 【請求項3】前記入力抵抗とインバ-タとの間に接続されたPチャネル及びNチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の10倍以上の抵抗値を有することを特徴とする請求項1記載の半導体装置。 」 3.3 刊行物に記載された発明 3.3.1 刊行物1 刊行物1は薄膜半導体装置に関するものであり、以下の点が図面第5、11図と共に記載されている。 「〔課題を解決するための手段] 本発明の薄膜半導体装置は、絶縁体基板上に形成された半導体装置において、前記半導体装置をその入出力端子に加えられた静電気等による絶縁破壊から保護する機能を持つことを特徴とする。 また、本発明の薄膜半導体装置は前記薄膜半導体装置に、抵抗、容量あるいはTFTを使用することを特徴とする。 また、本発明の薄膜半導体装置は、前記抵抗として、前記入出力端子と前記半導体装置との間の配線抵抗を使用すること、及び前記容量として、前記配線が層間絶縁膜をはさんで重なる場合に発生する重なり容量、または前記TFTのゲート容量を使用することにより、前記半導体装置を製造する工程内で製造するこを特徴とする。 [作用] 本発明の上記の構成によれば、抵抗と容量の大きさで決まる緩和時間によって、パルス状に入力される静電気あるいは高電圧パルスの波形を鈍化させ、その電圧の最大値を半導体装置の耐圧以下にすることが可能である。また、容量の代わりにTFTを使用した場合には、入力された電流そのものをTFTを介して電源配線または接地配線に逃がすことも可能である。 [実施例1] 第5図は、本発明の薄膜半導体装置で作られた保護回路の例である。本実施例では、抵抗として配線抵抗を使用し、容量として配線の重なり部分に発生する重なり容量を使用する。この回路は入力端子10と半導体装置への出力端子11の間に作られた抵抗12、半導体装置の電源配線13及び接地配線14と信号配線17との間に作られた容量15、16から構成される。抵抗12は、例えば信号配線17の一部を、他の部分より抵抗の大きな物質にすることにより形成する。この抵抗12の大きさは、配線の長さ、幅、厚さ及び電気伝導度を制御することにより、任意の値を作る。」(第2頁右上欄第4行〜右下欄第3行) 「[実施例3] 第11図、第12図は、実施例1及び2の容量15、16の代わりにTFT25、26を使用した回路の例である。この場合に使用されるTFTとしては、第2図に示したように多結晶シリコンを使用したものの他に非晶質シリコン、CdSe等を使用したものもある。」(第3頁右上欄第16行〜左下欄第4行) 「TFTを使用した場合には、この他にTFTのオン抵抗を介して、電流を電源配線または接地配線に逃がす作用もある。第11図において入力端子に正の高電圧が加わった場合にはp型TFTがオン状態になり、電流が電源配線に向かって流れる。また入力端子に負の高電圧が加わった場合にはn型TFTがオン状態になり、電流は接地配線に向かって流れる。」(第3頁左下欄第13行〜20行) 3.3.2 刊行物2 刊行物2は表示装置に関するものであり、以下の点が図面第1,2図と共に記載されている。 「[発明の実施例] 以下第1図の平面図および第2図の断面図を併用して本発明の一実施例について説明する。 先ず厚さ約1mmのガラス坂からなる透明な絶縁基板(1)上に例えばMo等の金属を真空蒸着法やスパッタ法により約1000Å付着し、ホトレジストによってパターン化してアドレス配線(2)およびゲート電極(21)を形成する。次に例えばSiO2等の絶縁膜(3)をスパッタ法やCDV法により約2000Åの膜厚でその表面を覆う。さらにこのあと例えばプラズマ,光,マイクロ波,熱等によるCDV法により約2000Åのa-Si(アモルファスシリコン)と例えばフォスフィンをド-プしたn+a-Siを約500Å連続付着し、絶縁膜(3)を介したゲ-ト電極(21)上のチャンネル領域となる半導体薄膜パターン(4)および基板周辺の部分上に高抵抗接続体(7)を形成する。このあと例えば約1000ÅのITO等の透明導電膜からなる画素電極(6)を形成し、次いで約500ÅのMoと約lμmのアルミニウムを連続的に付着しホトレジストを用いてデータ配線(5),ソース電極(51),ドレイン電極(52)およびアドレス配線(2)の周辺配線パッド(22)を形成する。そしてソース電極(51)とドレイン電極(52)の間の半導体薄膜パターン(4)上のn+a-Siだけを除去してTFTのチャンネル領域を作ればアクティブマトリックス型の表示基板が完成する。このあとこの基板表面に配向膜例えば約1000Åのポリイミド膜を形成しラビング法により処理を施こす。このラヒング処理に際し高抵抗接続体(7)から電極(70)を取り出し、この電極(70)を接地しておくことで静電気によるゲート絶縁膜(3)やアドレス配線(2)およびデ-タ配線(5)の破壊が確実に防止できた。 尚、本発明の実施例では製造上簡略化する為に半導体薄膜パターン(4)と同じ工程で作り上げているが、構造上この位置にある必要はなく、任意な工程で作り上げることができる。」(第2頁右下欄第3行〜第3頁左上欄第19行) 3.3.3 刊行物3 刊行物3はマトリックスアレ-基板に関するものであり、以下の点が図面第2,3,4,5図と共に記載されている。 「以下図面により本発明を詳細に説明する。第2図はMOS型トランジスタ-の断面の例を示したものである。ガラス8の表面に半導体物質の多結晶シリコン9を形成しパタ-ニングする。次にゲ-ト絶縁膜10を少なくとも多結晶シリコン9をおおって形成し、その上へトランジスターのゲート材料11を構成する。このゲート材料11はさらに左右へ延在せしめてゲート線4とする。次にゲート電極10におおわれていないゲート絶縁膜を除去し多結晶シリコン9が露出した領域にボロン又はリンを拡散しトランジスターのソース9-1,ドレイン9-2とする。次に絶縁膜12を全面に形成し、ソースとドレイン領域上の絶縁膜12をエッチング除去し図面のごとくコンタクトホールを開ける。最後にアルミニュ-ム13を形成しパターニングするとMOS型トランジスターの製造が完了する。トランジスターのソースに接続したアルミニウームは図面に垂直方向に延在させてソース線3とする、又トランジスタ-のドレインに接続されたアルミニューム配線13は第1図(b)に示された様にコンデンサ-6と液晶セル7とに接続されている。第2図の例のMOS型トランジスタ-をマトリックスアレ-状に配置しさらにソ-ス線,ゲ-ト線のマトリックス領域外部に抵抗を配置した1例が第3図である。 ソース線は3、ゲート線は4、MOS型トランジスタ-が2であり、ソース線3の外部へ抵抗器15を接続し又ゲ-ト線4の外部へ抵抗器14を接続する。」(第2頁右上欄第8行〜第2頁左下欄第16行) 「第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗(膜厚は3000オングストロ-ムとする)は50〜100Ω/□となる。従って巾10ミクロンメートル長さ1キロメ-トル以上の抵抗が出来る。」(第2頁右下欄第4行〜12行) 「このグラフより外部挿入抵抗の抵抗値が1キロオ-ム近辺よりその効果が現われ始め、抵抗値を増加させればさせる程破壊耐量が増加する。これは抵抗により受けた静電気がマトリックス領域に達する時間が遅れ、さらにはトランジスタ-に印加される電圧の上昇速度が遅くなった為であると考えられる。」(第3頁左上欄第5行〜11行) 「この様な保護抵抗はソ-ス線のみならずゲ-ト線に接続してもその効果は同じであり、・・・何ら変わる事は無い。」(第3頁左上欄第17行〜右上欄第2行) 3.3.4 刊行物4 刊行物4は薄膜トランジスタの製造方法に関するものであり、以下の点が図面第3図と共に記載されている。 「第3図はこのように作製された薄膜トランジスタの特性の1例を示すグラフである。これは、チャネル長30μm,チャネル幅10μm,ドレイン電圧4Vの条件の下で本出願人がNチャネル型薄膜トランジスタの特性を測定して得た結果である。縦軸はドレイン電流ID,横軸はゲ-ト電圧VGSである。」(第2頁右下欄第3行〜9行) 3.3.5 刊行物5 刊行物5には、チャネル薄膜トランジスタのドレイン電流IDと、チャネル長L及びチャネル幅Zとの関係を表す数式(11.8)が記載されている。 3.3.6 刊行物6 刊行物6はアクティブマトリクス型表示装置に関するものであり、以下の点が図面第1、4、5、6図と共に記載されてる。 「本発明にかかるアクティブマトリクス型表示装置は、アクティブマトリクス基板外周部に設ける静電気対策用短絡線を、組立て終了後もそのまま残しておく。この場合、短絡線がアクティブマトリクス基板の通常動作の妨げにならないように、行線および列線と短絡線の間にはインピ-ダンング素子を介在させる。」(第2頁左下欄第7行〜13行) 「第1図は一実施例のアクティブマトリクス基板を示す。複数本の行線A(A1 ,A2,…)と複数本の列線S(S1,S2,…)が交差配設され、その各交点位置にスイッチング素子C(C12,C12,…)が設けられていることは、従来と同じである。スイッチング素子Cは例えば薄膜トランジスタである。このアクティブマトリクス基板の外周には短絡線GLが配設される。この短絡線GLと各行線Aおよび列線Sの間は抵抗体rを介して接続されている。」(第2頁右下欄第4行〜13行) 「第4図は列線S側の抵抗体rの構成例である。列線Sの端部に同じ配線材料による電極13を形成し、短絡線GLにも同様に同じ配線材料による電極12を形成して、これら電極12,13間にリンをド-プしたa-Si膜11を配設して抵抗体rを構成している。この抵抗体の抵抗値は約l0MΩで、スイッチング素子として形成した薄膜トランジスタのゲ-ト・ドレイン間の抵抗1012Ωに比べて十分に小さいものとなっている。」(第3頁左上欄第15行〜右上欄第4行) 「第6図はその具体的な構造例である。即ちガラス基板21に行線Aと一体的なゲート電極221を形成し、これと同時にダイオードの電極222を形成する。これら電極の材料は例えばCr膜やTi,Ta膜等である。この上にはゲ-ト絶縁膜としてCVD酸化膜23が形成されるが、そのダイオ-ド部分には孔を開けておく。そしてこの上にi型a-Si膜24(241,242)、n型a-Si膜25(251,252,・・・)、電極配線26(261,262,263)を形成して、薄膜トランジスタと共にninダイオード対が得られる。電極線26は例えばAlであり、同じAl膜により薄膜トランジスタのドレイン,ソ-ス電極、ダイオ-ドのカソ-ド電極および列線Sが形成される。」(第3頁右上欄第19行〜左下欄第13行) 3.4 本件発明と刊行物記載の発明との対比・判断 本件発明1について 本件発明1と刊行物1〜6に記載の発明とを対比すると、刊行物1〜6には本件発明の構成要件である「該薄膜トランジスタのソース・ドレイン部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗を具備した」点について記載も示唆もされていない。しかも本件発明1は、上記構成をとることにより「静電気保護回路の入力抵抗は薄膜トランジスタのソ-ス部、ドレイン部と一括形成されるので、製造工程が簡略である。」さらに「入力抵抗はゲ-ト酸化膜でおおわれているので抵抗値の安定性が良い。」という明細書記載の作用効果を奏するものである。 よって、本件発明1は上記刊行物1〜6に記載された発明から当業者が容易に発明をすることができたものと認めることができない。 本件発明2について 本件発明2と刊行物1に記載の発明とを対比すると、刊行物1に記載の発明の第11図に記載の「抵抗12」は本件発明2の「入力抵抗」に相当するから、本件発明2と刊行物1に記載の発明とは「絶縁基板上に形成される半導体装置において、Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続される入力抵抗を具備した静電気保護回路を有する半導体装置」の点で一致し、 相違点1:入力抵抗が、本件発明2では薄膜トランジスタのゲート部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成されているのに対して、刊行物1に記載の発明ではそのような記載がない点、 相違点2:本件発明は、静電気保護回路に、入力抵抗とでPチャネル及びNチャネルの薄膜トランジスタを間に接続するインバータを具備しているのに対して、刊行物1に記載の発明は、静電気保護回路に上記のインバータを具備していない点において、両者は相違する。 そこで、上記相違点について検討する。 相違点1:刊行物3には、絶縁基板であるガラス8の上に形成される薄膜トランジスタにおいて、ゲ-ト11を形成するのと同時に第4図の15の位置に抵抗器を作り込むこと、及び、ゲ-ト材料が多結晶シリコンの場合、ボロン又はリンを拡散することが記載されている。 そして、この抵抗器は、静電気保護のために用いられ、またゲ-ト線に接続する点も記載されている。 また、非結晶シリコンは、薄膜トランジスタのゲ-トの材料として多結晶シリコンと同様に通常用いられている材料である。 このことから、刊行物1に記載されている入力抵抗に、薄膜トランジスタのゲ-ト部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成された抵抗を用いることは当業者が必要に応じて容易になし得る程度のことにすぎない。 相違点2:インバ-タは周知の電子回路であり、刊行物1に記載の静電気保護回路に、単に入力抵抗とでPチャネル及びNチャネルの薄膜トランジスタを間に接続するインバ-タを具備することは、当業者が必要に応じて容易になし得る程度のことにすぎない。 さらに、効果についても格別のものは認められない。 なお、特許権者は、特許異議意見書において、「また、静電気保護回路は、入力抵抗及びPチャネル及びNチャネルの薄膜トランジスタだけではなくインバ-タを備えることで、静電気保護機能をより高めることができる。」(第6頁8〜10行)とインバ-タを備えることによって静電気保護機能をより高める効果があることを主張しているが、単にインバ-タを用いたのみではそのような効果があるとは認められず、特許請求の範囲の記載に基づかない効果の主張であり、採用できない。 本件発明3について 本件発明3は、本件発明1を引用してさらに限定したものであるから、本件発明3が、上記刊行物1〜6に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないことは明らかである。 4. むすび 以上のとおりであるから、本件発明2の特許は、特許法第29条第2項の規定により特許を受けることができないものである。 したがって、本件発明2の特許は拒絶の査定をしなければならない特許出願に対してされたものと認める。 また、特許異議申立ての理由によっては本件発明1及び3についての特許を取り消すことはできない。 また、他に本件発明1及び3についての特許を取り消すべき理由を発見しない。 したがって、本件発明1及び3についての特許は拒絶の査定をしなければならない特許出願に対してされたものとは認めない。 よって、特許法等の一部を改正する法律(平成6年法律第116号)附則第14条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令(平成7年政令第205号)第4条第2項の規定により、結論のとおり決定する。 |
発明の名称 |
(54)【発明の名称】 半導体装置 (57)【特許請求の範囲】 (1)絶縁基板上に形成される半導体装置において、 薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする半導体装置。 (2)絶縁基板上に形成される半導体装置において、 Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする半導体装置。 (3)前記入力抵抗とインバータとの間に接続されたPチャネル及びNチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の10倍以上の抵抗値を有することを特徴とする請求項1記載の半導体装置。 【発明の詳細な説明】 [産業上の利用分野] 本発明は絶縁基板上に形成される半導体装置の静電気保護回路に関する。 [従来の技術] 従来は絶縁基板上に薄膜トランジスタを形成した場合に寄生ダイオードが同時形成されるということはなかった。これは半導体基板上にバイポーラトランジスタやMOSトランジスタを形成すると同時に寄生ダイオードが形成されるのとは大きな相違点であった。 半導体基板上に形成される半導体装置の静電気保護回路は前記寄生ダイオードを利用して構成されていた。 [発明が解決しようとする課題] しかし、絶縁基板上では薄膜トランジスタを形成する際に、寄生ダイオードが同時形成されることがないので、製造工程を増やさずに、ダイオードを用いた、静電気保護性能が高い静電気保護回路を構成できないという問題点を有する。 そこで本発明はこのような問題点を解決するもので、その目的とするところは、絶縁基板上に形成される半導体装置に形成される薄膜トランジスタの製造工程と同時に形成されかつ静電気保護性能が高い静電気保護回路を提供するところにある。 [課題を解決するための手段] 本発明の半導体装置は、第1に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲート酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。 第2に、絶縁基板上に形成される半導体装置において、Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲート部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタを間に接続するインバータを具備した静電気保護回路を有することを特徴とする。 第3に、前記入力抵抗とインバータとの間に接続されたPチャネル及びNチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の10倍以上の抵抗値を有することを特徴とする。 [実施例] 第1図は本発明の実施例における静電気保護回路を用いた半導体装置の断面図である。第1図において1は絶縁基板である。機能的には透明基板でも良く、導電体で裏打ちされた絶縁基板でも良い。材料的には石英板、サファイヤ基板、水晶板、ガラス板など特に制限は無く、前記材料を多層化したものでも良い。2、30、31、32は非結晶シリコン材料が、たとえば1000Åから5000Å程度の厚さで絶縁基板1上に成膜され、次に所用のパターンにフォトリソグラフグラフィ技術によってパターニングされ、次に非結晶シリコン薄膜2、30、31、32の表面を酸化してゲート酸化膜4を1000Å程度成膜する。次に非結晶シリコン材料をたとえば6000Åから1μm程度の厚さで成膜して所用のパターンでエッチングしてゲート部5を形成する。次にゲート部5をマスクとしてイオンドープをすることによって薄膜トランジスタ8のソース部30、ドレイン部31が活性化され、ゲート部5にマスクされた部分がチャネル部2として機能する。イオンドープすることによって入力抵抗32、ソース部30、ドレイン部31のシート抵抗は3K〜50KΩ/□程度の値になる。またゲート部のシート抵抗は20〜40Ω/□程度になるように不純物を混入して成膜される。これらのシート抵抗値は膜厚、イオンドープする材料及びイオンドープ量によって前後するのは当然である。6は層間絶縁膜であり、70、71、72は金属配線膜である。層間絶縁膜6は例えばCVDSiO2が1μm程度成膜される。また金属配線膜70、71、72はアルミニウムなどを1μm程度スパッタして形成し、そのシート抵抗は0.2Ω/□程度である。なお第1図においてパッシベーション膜は省略してある。 以上のような構造および製造過程によって静電気保護回路は提供されるわけであるが、次に第2図に示す本発明の静電気保護回路の実施例の回路図を説明する。第2図は薄膜トランジスタが相補型で形成されるCMOS構成の回路を用いている。第1図と対応する部分は同一番号を付した。202はNチャネル薄膜トランジスタ、203はPチャネル薄膜トランジスタ、206は電源、205は入力インバータである。72は外部入力端子であり、静電気保護回路はこの外部入力端子72に印加される過大な電気ストレス(電圧や電荷の形で印加される。)に対して半導体装置内部の素子が破壊しないように保護する機能を有するものである。32は入力抵抗である。第1図の実施例では、入力抵抗32を、ソース部30とドレイン部31と一括形成しているが、入力抵抗32をゲート部32と一括形成しても良い。またドレイン部31と入力抵抗32を金属配線膜71で接続する代りに、ドレイン部31あるいはソース部30を入力抵抗32と連続したパターンとして形成しても良い。入力抵抗32はPチャンネル薄膜トランジスタ203、Nチャネル薄膜トランジスタ202、どちらのトランジスタのソース部、ゲート部、ドレイン部と同一工程で形成しても良い。通常CMOS構成の半導体装置の場合、イオンドープがPチャネルあるいはNチャネルのトランジスタのどちらかに対して2度行われる場合がある。2度イオンドープしたソース部、ドレイン部のシート抵抗はバラツキが大きくなるので、イオンドープが1回だけ行われたソース部、ドレイン部と一括して形成される入力抵抗32が望ましい。 次に第3、4図を用いて第2図に示した本発明の静電気保護回路の回路動作を説明する。第3図は本発明の静電気保護回路の等価回路を示す回路図である。抵抗RTは第2図におけるPチャネル薄膜トランジスタ203とNチャネル薄膜トランジスタ202を電圧可変抵抗として置換したものである。また抵抗RTに印加される電圧VTと電流ITの関係を示した特性図が第4図である。入力静電容量CINは入力インバータ205の入力静電容量とPチャネル薄膜トランジスタ203とNチャネル薄膜トランジスタ202のドレインゲート間静電容量を置換したコンデンサである。また、コンデンサCDは疑似的に初期電圧Vを蓄えた電気ストレス源である。スイッチSを閉じると入力端子72に初期電圧Vが印加される。その際に入力抵抗32に流れる電流をiとし、入力抵抗32の値をR32とするとi=V/R32(時間はスイッチSを閉じた時間)である。この電流値i=V/R32は入力静電容量CINをすべて流れる。入力静電容量CINがある程度充電されて、端子71の電圧が上昇するに従って抵抗RTからコンデンサCD及び入力静電容量CINの電荷が放電(第4図参照)される。抵抗RTの端子電圧は端子71の電圧に示されるように0からVPまで上昇し次に0まで下降する。すなわち抵抗RTの動作点は第4図において電圧VT=0からVT=VPに移動し、次にTT=0に移動する。 前述の説明のとおり、電流iの尖頭値N/R32はすべて入力静電容量CINを流れる。(端子71の電圧の初期値が0なので)ここで入力静電容量CINとは第1図に示すゲート酸化膜4が誘電体としてサンドイッチされているコンデンサである。非結晶シリコンを酸化させて形成したゲート酸化膜は従来の単結晶シリコンの酸化膜に比べてピンホールが多く、欠陥も多いので、耐圧が低く、大きな充電電流に耐えられず、静電気ストレスに弱かった。そこで入力抵抗32の値を大きく設定し電流iの尖頭値V/R32の値を小さくすると静電気ストレスに強くなることがわかった。また、入力抵抗32を大きくすると、入力抵抗32と入力静電容量CINの積に比例する入力遅延が大きくなる。そこで入力インバータ205のトランジスタサイズを小さくして入力静電容量CINを小さくする。また抵抗RTの最小値RTminの10倍程度の大きさ以上に入力抵抗32の抵抗値R32を設定すると端子71の尖頭電圧VPは印加電圧Vの0.1倍以下になるので望ましい。絶縁基板上に形成された半導体装置では寄生ダイオードが存在しないので、不要な入力容量がつかず、そのため入力抵抗32を大きくして静電保護性能を高めることができる。入力インバータ205のトランジスタサイズを小さくして入力抵抗32の値を大きくすることによって静電保護性能が高まるが、入力インバータ205のトランジスタサイズを小さくすると、ゲート酸化膜4の欠陥が含まれる確率が低くなるので飛躍的に静電気ストレスに強くなる。入力抵抗32が特に。薄膜トランジスタのソース部、ドレイン部と一括して形成される場合には次のような効果がある。▲1▼ゲート部に比べシート抵抗が100倍程度高いので同じ抵抗値を形成する場合スペースを必要としない。また浮遊静電容量がほとんどなくなるので、入力静電容量CINが小さくなり、入力遅延が減少する。▲2▼ゲート酸化膜4におおわれているので抵抗値の安定性が良い。 [発明の効果] 以上のように本発明によれば次のような効果を有する。静電気保護回路の入力抵抗は薄膜トランジスタのソース部、ゲート部、ドレイン部と一括形成されるので、製造工程が簡略である。絶縁基板上に形成される半導体装置の特徴を生かして、抵抗RTの最小値RTminの10倍程度の大きさ以上に入力抵抗32の値をすることによって静電気保護性能が向上する。 本発明はドライバー内臓アクティブマトリックスディスプレイ、イメージセンサなどに効果的である。 【図面の簡単な説明】 第1図は本発明の静電気保護回路を用いた半導体装置の一実施例を示す断面図。 第2図は本発明の静電気保護回路の一実施例を示す回路図。 第3図は本発明の静電気保護回路を説明するための等価回路図。 第4図は抵抗RTの電圧電流特性図。 1・・・・・絶縁基板 8・・・・・薄膜トランジスタ 30・・・・・ソース部 5・・・・・ゲート部 31・・・・・ドレイン部 32・・・・・入力抵抗 |
訂正の要旨 |
訂正の要旨 訂正事項a 特許請求の範囲の減縮を目的として、特許請求の範囲の請求項1中の、「形成された入力抵抗」を、「形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗」と訂正する。 訂正事項b 特許請求の範囲の減縮を目的として、特許請求の範囲の請求項2中の、「薄膜トランジスタと、」を、「Pチャネル及びNチャネルの薄膜トランジスタと、前記PチャネルとNチャネルの薄膜トランジスタに接続され、」と訂正する。 訂正事項c 特許請求の範囲の減縮を目的として、特許請求の範囲の請求項2中の、「入力抵抗を具備した」を、「入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタの間に接続するインバータを具備した」と訂正する。 訂正事項d 特許請求の範囲の減縮を目的として、特許請求の範囲の請求項3中の、「請求項1又は2記載の」を.「請求項1記載の」と訂正する。 訂正事項e 明瞭でない記載の釈明を目的として、明細書第3頁第2行乃至同頁第8行(特許公報第2頁左上欄第14〜28行)の、「本発明〜特徴とする。」を「本発明の半導体装置は、第1に、絶縁基板上に形成される半導体装置において、薄膜トランジスタと、該薄膜トランジスタのソース・ドレイン部として形成されるイオンド-プされた非結晶シリコン材料と同一の材料で形成され、前記薄膜トランジスタのゲ-ト酸化膜で覆われる入力抵抗を具備した静電気保護回路を有することを特徴とする。 第2に、絶縁基板上に形成される半導体装置において、Pチャネル及びNチャネルの薄膜トランジスタと、前記Pチャネル及びNチャネルの薄膜トランジスタに接続され、該薄膜トランジスタのゲ-ト部として形成されるイオンドープされた非結晶シリコン材料と同一の材料で形成された入力抵抗と、前記入力抵抗とで前記Pチャネル及びNチャネルの薄膜トランジスタを間に接続するインバ-タを具備した静電気保護回路を有することを特徴とする。 第3に、前記入力抵抗とインバ-タとの間に接続されたPチャネル及びNチャネルの前記薄膜トランジスタを有し、前記入力抵抗が、前記薄膜トランジスタによる抵抗の最小抵抗値の10倍以上の抵抗値を有することを特徴とする。」と訂正する。 訂正事項f 誤記の訂正を目的として、明細書第7頁第16行乃至同頁第17行(特許公報第3頁左上欄第2〜3行)の、「コンデンサCD及入力静電容量CIN」を、 「コンデンサCD及び入力静電容量CIN」と訂正する。 |
異議決定日 | 2002-05-24 |
出願番号 | 特願平2-217729 |
審決分類 |
P
1
651・
121-
ZD
(H01L)
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最終処分 | 一部取消 |
前審関与審査官 | 河本 充雄 |
特許庁審判長 |
張谷 雅人 |
特許庁審判官 |
橋本 武 浅野 清 |
登録日 | 1999-07-30 |
登録番号 | 特許第2959077号(P2959077) |
権利者 | セイコーエプソン株式会社 |
発明の名称 | 半導体装置 |
代理人 | 上柳 雅誉 |
代理人 | 須澤 修 |
代理人 | 上柳 雅誉 |
代理人 | 須澤 修 |