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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1066694
審判番号 不服2000-13843  
総通号数 36 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1998-02-03 
種別 拒絶査定不服の審決 
審判請求日 2000-08-31 
確定日 2002-10-30 
事件の表示 平成 8年特許願第202975号「集積回路装置の製法」拒絶査定に対する審判事件〔平成10年 2月 3日出願公開、特開平10- 32310、請求項の数(2)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 1.手続の経緯
本願は、平成8年7月12日の出願であって、平成12年1月31日付けで拒絶理由通知がなされ、平成12年7月25日付けでその拒絶の理由により拒絶査定されたものである。

2.本願発明
請求項1及び請求項2に係る発明(以下それぞれ「本願第1発明」及び「本願第2発明」という)は、平成12年9月13日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び請求項2に記載された事項により特定される次のとおりのものである。

「【請求項1】
各々モニタ素子を含む複数の回路ブロックと、これらの回路ブロックにそれぞれ与えるべき電源電位を抵抗路の切断により設定可能な抵抗回路網であって抵抗及び配線のみからなるものとを備えた集積回路装置を集積回路基板に形成するステップと、
前記複数の回路ブロックのうちの各回路ブロック毎にモニタ素子を用いて素子特性を測定するステップと、
前記複数の回路ブロックのうちの各回路ブロック毎に前記素子特性の測定結果に基づいて所要の電源電位を決定するステップと、
前記複数の回路ブロックにそれぞれ決定に係る所要の電源電位を与えるように前記抵抗回路網において抵抗路を切断するステップと
を含む集積回路装置の製法
【請求項2】
各々モニタ素子を含む複数の回路ブロックを備えた集積回路装置を集積回路基板に形成するステップと、
前記複数の回路ブロックのうちの各回路ブロック毎にモニタ素子を用いて素子特性を測定するステップと、
前記複数の回路ブロックのうちの各回路ブロック毎に前記素子特性の測定結果に基づいて所要の電源電位を決定するステップと、
前記複数の回路ブロックにそれぞれ決定に係る所要の電源電位を与える電源回路を抵抗及び配線のみで構成するための抵抗及び配線のパターンデータを作成するステップと、
前記抵抗及び配線のパターンデータに基づいて抵抗及び配線のみからなる電源回路を前記集積回路装置の一部として前記集積回路基板に形成するステップとを含む集積回路装置の製法。」

3.刊行物
3-1.刊行物1:特開平2-199851号公報
原査定の拒絶の理由に引用された特開平2-199851号公報(以下、「刊行物1」という。)は、チップ間で動作速度をそろえることができる半導体装置に関するものであり、以下の点が記載されている。
「本実施例では、回路の動作速度は、チップ内に設けたリングオシレータの発振周波数を測定することによりモニタする。第4図で10は半導体チップ、40はメモリもしくはロジック回路、30はメモリもしくはロジック回路で使う電源電圧を制御する手段である。また、110はリングオシレータで、80はその発振周波数を測定するためのパッドである。同じチップ上に設けた回路40とリングオシレータ110は動作速度が同様にばらつく。
リングオシレータ110の発振周波数を測定することにより回路40の動作速度を推定できる。その結果により電源電圧制御手段30でチップ内の電源電圧を制御し回路の動作速度を目標とする値にそろえる。これにより、チップ間の動作速度のバラツキを低減できシステムを高速化できる。」(第3頁右上欄第1〜16行)
「第7図は本発明の他の実施例である。
本実施例はチップ内の電源電圧をメモリセルアレイ用VL0と周辺回路用VL1に2種設けた点が第5図と異なる。それ以外の回路構成は第5図に示す実施例と同一である。
・・・
本実施例での基準電圧の切り換えは次のように行なう。ヒューズを切断せずVREF00発生回路、VREF10発生回路の基準電圧を用いて作った電源電圧をメモリセルアレイ及び周辺回路に供給する。次に、この電圧でのメモリの動作速度を測定する。この結果を用いて、第5図に示す実施例のようにメモリセルアレイ用、周辺回路用のVREF発生回路を切り換える。
・・・
予め各種基準電圧とメモリセルアレイの動作速度、各種基準電圧と周辺回路の動作速度の関係を明らかにしておけば、目標速度にあった基準電圧を選ぶことができる。従って、本実施例でもアクセス時間を目標とする値にそろえることができるので、チップ間のアクセス時間のバラツキを低減できる。本実施例によれば、メモリセルアレイと周辺回路で電源電圧を独立に供給できるのでメモリセルアレイに用いる電源電圧は周辺回路よりも低くでき、素子の破壊を防ぐことができる。また、周辺回路とメモリセルアレイの動作速度の整合をとることができる。」(第5頁右上欄第11行〜右下欄第9行)

3-2.刊行物2:特開平5-55496号公報
同じく原査定の拒絶の理由に引用された特開平5-55496号公報(以下、「刊行物2」という。)は、複数種類の機能ブロックを備えた半導体集積回路装置に関するものであり、以下の点が記載されている。
「【0012】
【作用】本発明においては、動作周波数が低く動作速度が低い機能ブロックは電源電圧が低くても動作することに着目し、高い動作周波数が要求される機能ブロックは従来と同様の高い電源電圧にして所定の機能を実施させ、動作周波数が遅くても良い機能ブロックは低い電源電圧を与える。これにより、半導体集積回路装置全体としては、消費電力を低減することができる。」(第2頁右欄第43〜50行)
「【0016】CMOS回路は動作周波数が高くなると、消費電力が増大し、電源の電位が高いほど消費電力が増大する特徴があり、また電源の電位が高いほど高い周波数で動作することができるという特徴がある。そこで、最も動作周波数が高い機能ブロック(ここでは、機能ブロック63とする)の電源の電位を最も高く設定し、中程度の動作周波数の機能ブロック(ここでは、機能ブロック62とする)の電源の電位を中程度に設定し、更に、最も動作周波数の低い機能ブロック(ここでは、機能ブロック61とする)の電源の電位を最も低く設定する。そして、機能ブロック63の電源の電位を従来技術の電源と同じ値に設定すれば、機能ブロック62,61は従来技術と比較して消費電力を低く抑えることができる。」(第3頁左欄第25〜38行)

4.対比・判断
本願第1及び第2発明と刊行物1及び2記載の発明とを対比すると、刊行物1及び2には、本願第1及び第2発明の必須の構成要件である、「前記複数の回路ブロックのうちの各回路ブロック毎にモニタ素子を用いて素子特性を測定するステップ」を含む集積回路装置の製法の点について記載も示唆もされていない。(刊行物1には、図7及びその説明の欄に、メモリセル・アレイと周辺回路を含むチップについてメモリの動作速度を測定し、この結果を用いてメモリセルアレイ及び周辺回路それぞれの電源電圧を設定する集積回路装置の製造方法が記載されているが、メモリセル・アレイと周辺回路のそれぞれについてモニタ素子を用いて動作速度を測定することは記載されていない。したがって、刊行物1には、回路ブロック毎にモニタ素子を用いて素子特性を測定するステップを含む集積回路装置の製造方法について記載も示唆もされているとは言えない。また、刊行物2には、機能ブロック毎に異なる電源電位を供給することは記載されているが、モニタ素子を用いて素子特性を測定することは記載されていない。したがって、刊行物2にも、回路ブロック毎にモニタ素子を用いて素子特性を測定するステップを含む集積回路装置の製造方法について記載も示唆もされているとは言えない。)
そして本願第1及び第2発明では、上記の点を採用することにより、「この発明の製法によれば、モニタ素子を用いて素子特性を測定するので、その測定結果に基づいて回路ブロック間での素子性能の差を評価することができる。すなわち、回路ブロック間での素子特性の製造ばらつきを考慮して回路ブロック間での素子性能の差を評価し、その評価結果に基づいて動作不具合が生じないように各回路ブロック毎に適切な電源電位を設定することができる。」(段落【0011】)という明細書記載の作用効果を奏するものである。

5.むすび
したがって、本願第1及び第2発明が刊行物1及び2に記載された発明に基いて、当業者が容易に発明をすることができたものであるとすることはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2002-10-08 
出願番号 特願平8-202975
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 北島 健次西脇 博志  
特許庁審判長 内野 春喜
特許庁審判官 池渕 立
朽名 一夫
発明の名称 集積回路装置の製法  
代理人 伊沢 敏昭  
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