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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H04L
管理番号 1068769
審判番号 不服2000-13028  
総通号数 37 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1998-12-08 
種別 拒絶査定不服の審決 
審判請求日 2000-08-17 
確定日 2002-12-05 
事件の表示 平成 9年特許願第132205号「クロック再生回路」拒絶査定に対する審判事件[平成10年12月 8日出願公開、特開平10-327208]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続きの経緯・本願発明
本願は、平成9年5月22日の出願であって、その請求項1及び2に係る発明は、特許請求の範囲の請求項1及び2に記載された事項により特定される次のとおりのものである。(以下、「本願発明1及び2」という。)
「【請求項1】 入力された多値QAM信号を2分岐し、2分岐された前記多値QAM信号のそれぞれを、局部搬送波発信器の出力を分岐した互いに90゜位相差を持つ2つの局部搬送波で2つの混合器にて各々乗算検波し、復調して得られたアナログ同相信号Iとアナログ直交信号Qとを2つのA/D変換器で各々符号化したディジタル同相信号IDとディジタル直交信号QDとに変換し、得られた前記ディジタル同相信号IDと前記ディジタル直交信号QDとからクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記A/D変換器のクロック入力に供給することで、クロック再生を行う多値QAM復調回路のクロック再生回路において、
前記クロック位相誤差検出回路は、入力信号aと、縦列接続された第1、第2の1/2データ周期遅延回路によって前記入力信号aを1データ周期遅延させた信号bとからオフセット補正値dを生成するオフセット補正値生成回路と、
前記入力信号aを前記第1の1/2データ周期遅延回路によって1/2データ周期遅延させた信号cから前記オフセット補正値dを減算する第1の減算回路と、
前記入力信号aから前記1データ周期遅延した信号bを減算する第2の減算回路と、
前記第2の減算回路の演算結果に応じて前記第1の減算回路の出力信号の符号の反転および非反転を実行する符号反転器と、
前記第2の減算回路の演算結果と第1のしきい値との大小を判定する第1の判定器と、
前記入力信号aに前記1データ周期遅延した信号bを加算する加算回路と、
前記加算回路の演算結果と第2のしきい値との大小を判定する第2の判定器と、
前記第1の判定器および第2の判定器の判定結果に応じて前記符号反転器の出力信号の通過および不通過を実行するゲート回路と、により構成されることを特徴とするクロック再生回路。
【請求項2】 前記オフセット補正値生成回路は、
前記入力信号aのレベル判定を行う第1のスライサーと、
前記信号bのレベル判定を行う第2のスライサーと、
前記第1、第2のスライサーの出力信号の加算を行う加算回路と、
該加算回路の加算結果を1/2するシフター回路と、により構成される請求項1に記載のクロック再生回路。」
なお、本願発明1には「前記符号反転回路」と記載されているが、それ以前には「符号反転回路」が存在せず、「符号反転器」が記載されているので、「前記符号反転回路」は「前記符号反転器」の誤記と認め、本願発明1を上記のように認定した。
2 引用刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された、平成6年2月10日に頒布された「特開平6-37838号公報」(以下、引用刊行物1という。)、平成6年9月30日に頒布された「特開平6-276247号公報」(以下、引用刊行物2という。)には、次の事項が記載されている。
引用刊行物2
記載事項(1)
「【0024】
先ず、多値QAM復調器について図2を用いて説明する。入力端子1を介して供給された多値QAM信号は同期検波回路2及び同期検波回路3に供給される。この同期検波回路2及び同期検波回路3は多値QAM信号から2系列の位相変調信号であるI信号とQ信号を再生する。」(4頁5欄39〜44行)
記載事項(2)
「【0025】
例えばI信号は、搬送波再生回路4で再生された搬送波を同期検波回路2で多値QAM信号に乗算することによって得られる。また例えばQ信号は、π/2移相回路5を介した搬送波再生回路4からの搬送波を同期検波回路3で多値QAM信号に乗算することによって得られる。ここで、上記搬送波再生回路4は、多値QAM変調器側で用いられた搬送波と同じ搬送波を再生する回路である。」(4頁5欄45行〜6欄2行)
記載事項(3)
「【0026】
上記同期検波回路2からのI信号は、上記搬送波再生回路4、多値識別判定回路6及びクロック再生回路10に供給される。上記同期検波回路3からのQ信号は、上記搬送波再生回路4及び多値識別判定回路7に供給される。ここで、多値識別判定回路6及び7は、後述するクロック再生回路10から供給される再生クロックに基づいて上記I信号及び上記Q信号を多値識別判定し、例えば4値の振幅変調された信号から2ビットデータを得る。」(4頁6欄3〜11行)
記載事項(4)
「【0027】
上記多値識別判定回路6及び7から出力された例えば2次元の2ビットデータは、並列直列変換回路8に供給され、1次元の復調データとされ、出力端子9から導出される。」(4頁6欄12〜15行)
記載事項(5)
「【0028】
ここで、クロック再生回路10は、同期検波されて得られたI信号又はQ信号(以下、I信号から得るものとして説明するがもちろんQ信号からでもよい)からデータ変調に必要なタイミングのクロックを再生する回路であり、クロックを再生するための位相誤差を検出するクロック位相誤差検出回路11と、このクロック位相誤差検出回路11で検出された位相誤差信号の直流分を含めた低周波分を通過させるループフィルタ12と、このループフィルタ12でフィルタリングされた位相誤差に基づいて、クロックを発生する電圧制御発振器(以下VCOという)13とから構成されており、伝送レートの2倍のクロックを再生し、該再生クロックを出力端子14から上記同期検波2及び3や上記多値識別判定回路6及び7に供給している。」(4頁6欄16行〜29行)
記載事項(6)
「【0030】
すなわち、上記クロック再生回路10は、図1に示すように、入力端子21から供給される多値QAM信号のI信号を多値QAM変調時の標本化周波数の2倍の周波数のクロックで遅延させる遅延回路22及び遅延回路23と、入力端子21から供給される現在のI信号から遅延回路22と遅延回路23とにより2クロック遅延されたI信号を減算する減算回路24と、この減算回路24の減算結果に応じて遅延回路22により1クロック遅延されたI信号の符号を反転又は非反転する符号反転回路27と、上記減算回路24の減算結果の絶対値が入力端子26から供給される第1のしきい値よりも大きいか否かを判定する第1の判定回路25と、入力端子21から供給される現在のI信号と遅延回路22、遅延回路23とにより2クロック遅延されたI信号を加算する加算回路30と、この加算回路30の加算結果が入力端子32から供給される第2のしきい値よりも小さいか否かを判定する第2の判定回路31と、上記第1の判定回路25及び上記第2の判定回路31の判定結果に応じて上記符号反転回路27で反転又は非反転された信号を通過させるゲート回路28を有して構成され、該ゲート回路28が出力端子29を介して導出する位相誤差検出信号は、上述のループフィルタ12及びVCO13を介して再生クロックとされ、出力端子14から導出される。」(4頁6欄37行〜5頁7欄10行)
記載事項(7)
「【請求項1】 入力信号である多値ディジタル変調信号からクロックを再生するクロック再生回路において、
現在の入力信号から1データ周期遅れた入力信号を減算する減算部と、
この減算部の減算結果に応じて1/2データ周期遅れた入力信号の符号を反転又は非反転する符号反転部と、
上記減算部の減算結果に応じた値が第1のしきい値よりも大きいか否かを判定する第1の判定部と、
現在の入力信号と1データ周期遅れた入力信号を加算する加算部と、
この加算部の加算結果に応じた値が第2のしきい値よりも小さいか否かを判定する第2の判定部と、
上記第1の判定部及び上記第2の判定部の判定結果に応じて上記符号反転部で反転又は非反転された信号を通過させるゲート部を有することを特徴とするクロック再生回路。」(2頁1欄2〜17行)
これらの記載事項(1)〜(7)によると、引用刊行物2には、「入力された多値QAM信号を2分岐し、2分岐された前記多値QAM信号のそれぞれを、搬送波再生回路の出力を分岐した互いに90゜位相差を持つ2つの搬送波で2つの同期検波回路にて各々乗算検波し、復調して得られたI信号とQ信号とを2つの多値識別判定回路で各々符号化したディジタルI信号とディジタルQ信号とに変換し、得られた前記I信号 または前記Q信号からクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記多値識別判定回路のクロック入力に供給することで、クロック再生を行う多値QAM復調回路のクロック再生回路において、
前記クロック位相誤差検出回路は、
前記入力信号aから前記1データ周期遅延した信号bを減算する減算部と、
前記減算部の演算結果に応じて遅延回路の出力信号の符号の反転および非反転を実行する符号反転回路と、
前記減算部の演算結果と第1のしきい値との大小を判定する第1の判定部と、
前記入力信号aに前記1データ周期遅延した信号bを加算する加算部と、
前記加算部の演算結果と第2のしきい値との大小を判定する第2の判定部と、
前記第1の判定部および第2の判定部の判定結果に応じて前記符号反転回路の出力信号の通過および不通過を実行するゲート部と、により構成されることを特徴とするクロック再生回路。」の発明が記載されている。(以下、引用刊行物2に記載された発明という。)
引用刊行物1
記載事項(1)
「【0012】
【実施例】図1は、本発明のクロック位相誤差検出回路の一実施例の構成を示すブロック図である。遅延回路2は、図4の同期検波回路32および34により発生されたI信号およびQ信号のどちらかである入力信号aを1クロック時間遅延させて第1遅延信号bを発生し、この信号bを、遅延回路6の入力端子に供給するとともに、減算回路8のプラス入力端子に供給する。クロック信号の速度は、入力信号のデータレートの2倍である。」(3頁4欄41〜49行)
記載事項(2)
「【0013】
入力信号aは、また、減算回路4のマイナス入力端子に供給される。遅延回路6は、第1遅延信号bを1クロック時間遅延させて第2遅延信号cを発生し、この信号cを、減算回路4のプラス入力端子に供給するとともに、平均値回路10に供給する。平均値回路10は、入力信号aと第2遅延信号cとを加算平均して加算平均信号dを発生し、この信号dを減算回路8のマイナスス入力端子に供給する。減算回路8は、第1遅延信号bから加算平均信号dを差し引いて第1差信号eを発生し、この信号eを反転回路11に供給する。減算回路4は、第2遅延信号cから入力信号aを差し引いて第2差信号fを発生し、この信号fの符号を示す信号を反転回路11に供給する。」(3頁4欄50行〜4頁5欄12行)
記載事項(3)
「【0014】
反転回路11は、第2差信号fの符号が正のときには、第1差信号eをそのまクロック位相誤差信号として出力し、第2差信号fの符号が負のときには、第1差信号eを反転させてクロック位相誤差信号として出力する。クロック位相誤差信号が正極性のときは、クロック位相が進んでいることを示し、クロック位相誤差信号が負極性のときは、クロック位相が遅れていることを示し、クロック位相誤差信号の大きさが、クロック位相のずれの程度を示す。」(4頁5欄13〜21行)
記載事項(4)
「【0015】
図2は、図1の実施例の具体的回路例であるディジタル信号処理による16QAMクロック位相誤差検出回路を示す。この例では、図1の遅延回路2および6が、それぞれ、D‐フリップフロップ22および26により構成され、図1の減算回路4、減算回路8および平均値回路10が、それぞれ、全加算器24、26および30により構成され、図1の反転回路11が、排他的ORゲート31により構成されている。」(4頁5欄22〜29行)
こららの記載事項(1)〜(4)によると、引用刊行物1には、「入力信号aと、縦列接続された第1、第2の1/2データ周期遅延回路2、6によって前記入力信号aを1データ周期遅延させた第2遅延信号cとから加算平均信号dを生成する平均値回路10と、前記入力信号aを前記第1の1/2データ周期遅延回路2によって1/2データ周期遅延させた第1遅延信号bから前記加算平均信号dを減算する第1の減算回路8と、前記入力信号aから前記1データ周期遅延した第2遅延信号cを減算する第2の減算回路4と、前記第2の減算回路4の演算結果に応じて前記第1の減算回路8の第1差信号eの符号の反転および非反転を実行する反転回路11とからなるクロック再生回路。」の発明が記載されている。(以下、引用刊行物1に記載された発明という。)
3 対比
本願発明1と引用刊行物2に記載された発明を対比する。
引用刊行物2に記載された発明の「搬送波再生回路」、「搬送波」、「同期検波回路」、「I信号」、「Q信号」、「多値識別判定回路」、「ディジタルI信号」、「ディジタルQ信号」「減算部」、「符号反転回路」、「第1の判定部」、「加算部」、「第2の判定部」、「ゲート部」は、本願発明1の「局部搬送波発振器」、「局部搬送波」、「混合器」、「アナログ同相信号ID」、「アナログ直交信号QD」、「A/D変換器」、「ディジタル同相信号ID」、「ディジタル直交信号QD」、「第2の減算回路」、「符号反転器」、「第1の判定器」、「加算回路」、「第2の判定器」、「ゲート回路」にそれぞれ相当する。
したがって、両者は、「入力された多値QAM信号を2分岐し、2分岐された前記多値QAM信号のそれぞれを、局部搬送波発信器の出力を分岐した互いに90゜位相差を持つ2つの局部搬送波で2つの混合器にて各々乗算検波し、復調して得られたアナログ同相信号Iとアナログ直交信号Qとを2つのA/D変換器で各々符号化したディジタル同相信号IDとディジタル直交信号QDとに変換し、得られたクロック位相誤差検出回路の入力信号からクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記A/D変換器のクロック入力に供給することで、クロック再生を行う多値QAM復調回路のクロック再生回路において、
前記クロック位相誤差検出回路は、
前記入力信号aから前記1データ周期遅延した信号bを減算する第2の減算回路と、
前記第2の減算回路の演算結果に応じて出力信号の符号の反転および非反転を実行する符号反転器と、
前記第2の減算回路の演算結果と第1のしきい値との大小を判定する第1の判定器と、
前記入力信号aに前記1データ周期遅延した信号bを加算する加算回路と、
前記加算回路の演算結果と第2のしきい値との大小を判定する第2の判定器と、
前記第1の判定器および第2の判定器の判定結果に応じて前記符号反転器の出力信号の通過および不通過を実行するゲート回路と、により構成されることを特徴とするクロック再生回路。」である点で一致し、
次の点で相違する。
a)クロック位相誤差検出回路の入力信号として、本願発明1は「前記ディジタル同相信号IDと前記ディジタル直交信号QDと」を用いているのに対し、引用刊行物2に記載された発明は「前記I信号または前記Q信号」を用いている点。
b)前記クロック位相誤差検出回路のオフセット補正手段として、本願発明1は「入力信号aと、縦列接続された第1、第2の1/2データ周期遅延回路によって前記入力信号aを1データ周期遅延させた信号bとからオフセット補正値dを生成するオフセット補正値生成回路と、前記入力信号aを前記第1の1/2データ周期遅延回路によって1/2データ周期遅延させた信号cから前記オフセット補正値dを減算する第1の減算回路と」を設けているのに対し、引用刊行物2に記載された発明は、そのように構成されていない点。
c)出力信号の符号の反転および非反転を実行する符号反転器の出力信号として、本願発明1は「第1の減算回路の出力信号」を用いているのに対し、引用刊行物2に記載された発明は「遅延回路22の出力信号」を用いている点。
4 当審の判断
上記相違点について検討する。
相違点a)について
多値QAM復調器において、クロック位相誤差検出回路の入力信号として、ディジタル同相信号IDとディジタル直交信号QDとを用いること、ディジタル同相信号IDまたはディジタル直交信号QDを用いることは周知技術(必要ならば特開平7-226781号公報、特開昭61-71736号公報、特開昭59-161149号公報、特開昭63-215235号公報参照)であるから、上記相違点a)は、当業者が容易に採用し得るものである。
相違点b)について
引用刊行物1に記載された発明の「第2遅延信号c」、「加算平均信号d」、「平均値回路10」、「第1遅延信号b」、「第1の減算回路8」、「第1差信号e」、「反転回路11」は、本願発明1の「信号b」、「オフセット補正値d」、「オフセット補正値生成回路」、「信号c」、「第1の減算回路」、「出力信号」、「符号反転器」にそれぞれ相当するので、引用刊行物1には、クロック位相誤差検出回路として、「入力信号aと、縦列接続された第1、第2の1/2データ周期遅延回路によって前記入力信号aを1データ周期遅延させた信号bとからオフセット補正値dを生成するオフセット補正値生成回路と、前記入力信号aを前記第1の1/2データ周期遅延回路によって1/2データ周期遅延させた信号cから前記オフセット補正値dを減算する第1の減算回路と、前記入力信号aから前記1データ周期遅延した信号bを減算する第2の減算回路と、前記第2の減算回路の演算結果に応じて前記第1の減算回路の出力信号の符号の反転および非反転を実行する符号反転器と」からなる発明が、クロック位相誤差検出回路のオフセット補正手段として、「入力信号aと、縦列接続された第1、第2の1/2データ周期遅延回路によって前記入力信号aを1データ周期遅延させた信号bとからオフセット補正値dを生成するオフセット補正値生成回路と、前記入力信号aを前記第1の1/2データ周期遅延回路によって1/2データ周期遅延させた信号cから前記オフセット補正値dを減算する第1の減算回路と」からなる発明がそれぞれ記載されている。
そして、引用刊行物2に記載された発明と引用刊行物1に記載された発明とは、共に多値QAM復調器の発明であるから、引用刊行物2に記載された発明に引用刊行物1に記載された発明を適用する動議付けは存在する。したがって、引用刊行物2に記載された発明において、クロック位相誤差検出回路のオフセット補正手段として引用刊行物1に記載された発明のクロック位相誤差検出回路のオフセット補正手段を適用することに格別の困難性が存在しないので、上記相違点b)は、当業者が容易に想到し得るものである。
相違点c)について
引用刊行物2に記載された発明に引用刊行物1に記載された発明のクロック位相誤差検出回路のオフセット補正手段を適用すると、出力信号の符号の反転および非反転を実行する符号反転器の出力信号は、引用刊行物1に記載された発明の「減算回路8の出力信号」、即ち本願発明1の「第1の減算回路の出力信号」の構成に当然なるので、上記相違点c)には、格別の意味がない。
5.審判請求人の主張
審判請求人は、審判請求書において「このような構成の採用により、入力端子112から判定回路111に与えるしきい値を大きくすることができ、これにより位相誤差検出に使用できる信号の変化を全信号変化の最大1/2まで増やすことができるので、データの更新回数が増加し周波数変動に対する応答が早くなるので、ジッタ成分が少なく精度の高いクロック再生を行うことができる効果があります。」(3頁11〜16行)、「上述のように、いずれの引用例もQAM値が多値になればなるほど精度の高いクロック再生ができなくなるもので、本願はこの課題をオフセット補正を行い位相誤差データを得ることで解決するものです。以上説明したように、課題が異なる引用例1,2を組み合わせるという動議付けが生じるものではなく、たとえ組み合わせたとしても本願の特徴であるオフセット補正を行うという技術思想を容易に想到できるものではありません。」(4頁21〜26行)と主張している。しかし、多値数に応じて判定回路111の第2のしきい値を変えることは明細書に何も記載されておらず、本願発明1においても何も記載されていないので、「位相誤差検出に使用できる信号の変化を多くすること」が本願発明1の2番目の課題であり、その手段としてオフセット補正を行っているものであり、更に、本願発明の1番目の課題は「ジッタ成分が少なく精度の高いクロック再生を行うこと」であるので、結局、引用例1、2の課題である「ジッタ成分が少なく精度の高いクロック再生を行うこと」と同じである。したがって、上記主張は採用することができない。
6.むすび
したがって、本願発明1は、引用刊行物1、2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2002-09-25 
結審通知日 2002-10-01 
審決日 2002-10-22 
出願番号 特願平9-132205
審決分類 P 1 8・ 121- Z (H04L)
最終処分 不成立  
前審関与審査官 北村 智彦  
特許庁審判長 鈴木 康仁
特許庁審判官 白井 孝治
山本 春樹
発明の名称 クロック再生回路  
代理人 京本 直樹  
代理人 河合 信明  
代理人 福田 修一  

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