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| 審決分類 |
審判 査定不服 発明同一 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1069606 |
| 審判番号 | 不服2000-6184 |
| 総通号数 | 38 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1999-04-23 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-04-27 |
| 確定日 | 2002-12-12 |
| 事件の表示 | 平成 9年特許願第270000号「論理回路の面積予測方法と装置および論理回路の面積予測プログラムを記憶した記憶媒体」拒絶査定に対する審判事件[平成11年 4月23日出願公開、特開平11-110428]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成9年10月2日の出願であって、その請求項1-21に係る発明は、平成11年12月6日付けの手続補正書で補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1-21に記載されたとおりのものと認められるところ、その請求項4に記載された発明(以下、「本願発明」という。)は、次のとおりである。 「【請求項4】HDLを使用して論理回路の論理を記述したハードウェア記述の構文解析を行い解析ツリーを作成するステップと、 1入力ピンごとの面積値である面積比率を予め求めておくステップと、 前記解析ツリーを1出力毎の部分回路に認識するステップと、 前記各部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とするステップと、 前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とするステップとを有する論理回路の面積予測方法。」 なお、平成12年5月24日付けの手続補正は、特許法第17条の2第5項で準用する同法第126条第4項に規定する独立特許要件を満たさないから補正却下された。 2.引用刊行物 これに対して、原査定の平成11年12月17日付け拒絶理由通知書の拒絶の理由で引用された、本件出願の日前の特許出願(以下、「先願」という。)であって、本件出願後に出願公開がされた特願平10-176837号(特開平11-85839号公報)の特許出願の願書に最初に添付された明細書又は図面には、次の各記載がある。 (あ)「【0035】図1は本発明の第1の実施形態に係る集積回路の性能推定装置の機能ブロック図である。図1において、1はレジスタ転送レベル(以下、RTLと略称する)の集積回路の構成要素であるレジスタや加算器、乗算器等の部品について、性能を推定するための推定モデルを格納する推定ライブラリ、2は配線を駆動するドライバの駆動能力と面積との関係をモデル化して格納したドライバライブラリ、3は性能推定の対象となるRTLの集積回路を記述したHDL記述、4は前記性能推定対象の集積回路のクロック周期をタイミング制約として指定したタイミング制約情報、5はHDL記述3を入力し構文解析木による表現に変換する構文解析手段、6は構文解析手段5で作成された構文解析木の各節に推定ライブラリ1の部品を割り付ける解析木割付手段、7はドライバライブラリ2を用いて前記性能推定対象の集積回路の面積およびタイミングを推定するトレードオフ推定手段である。トレードオフ推定手段7は、前記性能推定対象の集積回路の最小面積と面積最小時のタイミングを推定する面積優先推定部8と、推定されたタイミングを解析するタイミング解析部9と、解析木割付手段6で割り付けられた部品の性能候補を列挙する性能候補リスト作成部10と、性能候補リスト作成部10で作成された各部品の性能候補からタイミング制約情報4を満足し、かつ、面積が最小となる性能候補の組み合わせを選択する性能候補選択部11により構成されている。12は推定結果13を出力する推定値出力手段である。」(願書に最初に添付された明細書の段落【0035】)(特開平11-85839号公報の発明の詳細な説明の段落【0033】) (い)「【0037】図2および図3は推定ライブラリ1が有する情報を示す図である。推定ライブラリ1はRTLの集積回路を表現する部品の情報を2つのタイプに分類して格納する。図2はタイプ1の部品が有する情報を示す図であり、図3はタイプ2の部品が有する情報を示す図である。タイプ1は入力信号数が可変であると表現するAND,OR等の論理演算部品であり、タイプ2は入力信号数が固定であると表現するその他の部品である。 【0038】図2および図3に示すように、推定ライブラリ1では、各種類の部品に対して、その面積を表す面積推定モデル、その入力から出力までのゲート遅延時間を表す遅延推定モデル、および、その配線遅延時間を求めるための入力から出力までの論理段数を表す段数推定モデルが設定されている。 【0039】図2において、21の横列はタイプ1の部品の例としてのANDゲートの各モデルである。図2に示すように、タイプ1の部品は、面積推定モデル、遅延推定モデルおよび段数推定モデルのそれぞれが入力信号数の関数で表される。 【0040】また図3において、22の横列はタイプ2の部品の例としてのマルチプレクサの各モデルであり、23および24の横列は加算器の各モデルである。加算器のように実現する回路構成がいく通りかある部品については、それぞれの回路構成について面積推定モデル、遅延推定モデルおよび段数推定モデルを設定する。23は加算器を面積の小さいリップルキャリーで実現したときの各モデルを、24は加算器を遅延時間の小さいキャリールックアヘッドで実現したときの各モデルを示している。図3に示すように、タイプ2の部品は、面積推定モデル、遅延推定モデルおよび段数推定モデルのそれぞれが入力信号のビット幅の関数で表される。22のマルチプレクサの場合は、遅延推定モデルにおける遅延はビット幅に依存せず一定であり、段数推定モデルにおける段数は常に0である。 【0041】図2および図3に示すような推定ライブラリ1における各部品の各モデルは、設計に使用するセルライブラリから設定する。」(願書に最初に添付された明細書の段落【0037】〜【0041】)(特開平11-85839号公報の発明の詳細な説明の段落【0035】〜【0039】) (う)「【0043】以下、前記のように構成された集積回路の性能推定装置の動作を図面を参照しながら説明する。 【0044】図5は第1の実施形態に係る集積回路の性能推定装置における性能推定方法を示す流れ図である。図5に基づいて、本実施形態に係る集積回路の性能推定装置の動作を図1の構成に対応づけて説明する。 【0045】(構文解析工程ST1)図5に示すように、まず構文解析工程ST1において、構文解析手段5は、入力したHDL記述3を構文解析木による表現に変換し、解析木割付手段6に入力する。構文解析工程ST1は、次のような一連のステップによって行われる。 (ST1-1)HDL記述3をプロセス単位に分割し、各プロセスに対して以下のステップST1-2〜ST1-5を行う。 (ST1-2)プロセス内を構文解析し、構文解析木を作成する。 (ST1-3)構文解析木上で連続したAND(＆)またはOR(｜)を合併する。 (ST1-4)構文解析木上でNOT(!)と子のAND(＆)またはOR(｜)を合併し、NANDまたはNORとする。 (ST1-5)構文解析木の節にビット幅属性を、枝にファンアウト数属性を付加する。 図6は次に示すようなHDL記述の式に対する構文解析工程ST1の実行結果を示す図である。 X=!a＆b＆c｜d＆e＆f 同図中、(a)は上の式に対してステップST1-2を実行した結果作成された構文解析木を表す図であり、(b)は(a)に示す構文解析木に対してステップST1-3を実行した結果得られた構文解析木を表す図である。(a)におけるAND(＆)15,16は、(b)においてAND(＆)17に合併されている。 【0046】(構文木割付工程ST2)次に、解析木割付工程ST2において、解析木割付手段6は、構文解析木の各節に推定ライブラリ1に格納された部品を割り付ける。 【0047】図7は図6(b)の構文解析木に対する解析木割付工程ST2の実行結果を示す図である。図7において、2OR,3AND,INVはそれぞれ2入力OR,3入力AND,インバータを表しており、18は図6(b)のAND(＆)17に割り付けられた3入力ANDである。」(願書に最初に添付された明細書の段落【0043】〜【0047】)(特開平11-85839号公報の発明の詳細な説明の段落【0041】〜【0045】) (え)「【0048】(面積計算工程ST3)次に、面積計算工程ST3において、トレードオフ推定手段7における面積優先推定部8は、性能推定対象の集積回路の最小面積を計算する。具体的には、解析木割付手段6によって割り付けられた部品に対して面積推定モデルに基づきその面積を求め、求めた各部品の面積を合計することによって、前記性能推定対象の集積回路の面積を求める。タイプ1の部品については、面積推定モデルに基づき、入力信号数に従い1ビットあたりの面積を求め、この1ビットあたりの面積に構文解析工程ST1のステップST1-5で設定したビット幅属性を乗じることによって、その面積を求める。一方、タイプ2の部品については、面積推定モデルに基づき、ビット幅属性に従い、その面積を求める。図3の加算器のように回路構成が2種類以上存在する部品の場合は、面積が最小となる回路構成の面積推定モデルを用いてその面積を求める。」(願書に最初に添付された明細書の段落【0048】)(特開平11-85839号公報の発明の詳細な説明の段落【0046】) (お)「【0072】面積計算工程ST3において求められる各階層の面積は、その階層に含まれる構文解析木の面積および下位階層のモジュールの面積の和で求められる。例えば、図12において、モジュール48の面積はその下位階層であるモジュール50,51の面積の和で求められる。 」(願書に最初に添付された明細書の段落【0072】)(特開平11-85839号公報の発明の詳細な説明の段落【0070】) (か)「【0087】なお、推定ライブラリ1では、図2および図3で示すように、面積推定モデル、遅延推定モデルおよび段数推定モデルは入力信号数または入力ビット幅の関数で表されるものとしたが、面積、遅延、段数と入力信号数または入力ビット幅の組として｛面積,遅延,段数,入力信号数｝または｛面積,遅延,段数,入力ビット幅｝のように表してもよい。」(願書に最初に添付された明細書の段落【0087】)(特開平11-85839号公報の発明の詳細な説明の段落【0085】) 以上のことから見て、先願の明細書及び図面には、 構文解析手段5は、レジスタ転送レベルの集積回路を記述するHDL記述3を構文解析木表現に変換し、解析木割付手段6は、構文解析木の各節に部品を割り付け、そしてトレードオフ推定手段7の推定ライブラリ1に格納された面積推定モデルには1ビットあたりの面積及びビット幅属性に関する面積推定モデルが設定されており、前記トレードオフ推定手段7は、面積優先推定部8により、部品の接続関係で表現された性能推定対象の集積回路に対して、前記面積推定モデルを適用し、入力信号数に従い1ビットあたりの面積にビット幅属性を乗じて集積回路の各部品の面積を求め、次に各部品の面積を合計し性能推定対象の集積回路の面積を求め、面積、遅延時間、及び駆動能力の組で表される性能候補リストを作成し、性能候補リスト作成部10は、集積回路の面積が最小となる性能候補を選択することにより、集積回路の性能をレジスタ転送レベルの設計段階において、短時間で精度良く推定する集積回路の性能推定装置および性能推定方法が記載されているものと認められる。 3.対比・判断 そこで、本願補正発明と本件出願の日前の特許出願であって本件出願後に出願公開がされた特願平10-176837号(特開平11-85839号公報)の特許出願(以下、「先願」という。)の願書に最初に添付された明細書又は図面に記載された発明(以下、「先願発明」という。)とを対比すると、 先願の明細書又は図面には、集積回路の論理をHDL(ハードウエア記述言語)により記述し、該記述を構文解析することにより構文解析木を作成することが記載されている(前記(あ)及び図1を参照。)から、本願発明と先願発明とは、「HDLを使用して論理回路の論理を記述したハードウエア記述の構文解析を行い解析ツリーを作成する」点において差異がない。 先願発明の「1ビットあたりの面積」及び「ビット幅属性」は、それぞれ、本願補正発明の「1入力ピンごとの面積値である面積比率」及び「入力ピン数」のことであることは明かであり、また、先願発明の面積推定モデルには、予め「1ビットあたりの面積」及び「ビット幅属性」に関するモデルが設定されている(前記(い)及び(か)参照。)から、本願発明と先願発明とは、「1入力ピンごとの面積値である面積比率を予め求めておく」点で差異はない。 先願の明細書には、 「6は構文解析手段5で作成された構文解析木の各節に推定ライブラリ1の部品を割り付ける解析木割付手段」(前記(あ)の願書に最初に添付された明細書の段落【0035】参照。) 「【0046】(構文木割付工程ST2)次に、解析木割付工程ST2において、解析木割付手段6は、構文解析木の各節に推定ライブラリ1に格納された部品を割り付ける。 【0047】図7は図6(b)の構文解析木に対する解析木割付工程ST2の実行結果を示す図である。図7において、2OR,3AND,INVはそれぞれ2入力OR,3入力AND,インバータを表しており、18は図6(b)のAND(＆)17に割り付けられた3入力ANDである。」(前記(う)の願書に最初に添付された明細書の段落【0046】及び【0047】参照。) との記載がなされており、これらの記載から見るに、先願発明の解析木割付手段6は、構文解析木表現された性能推定対象回路における連続した論理素子部分、例えばNOT,AND,OR論理素子等を明瞭に認識し、これらを合併・合成することにより1出力毎の部分回路としている(詳細は前記(い)参照。)から、本願発明と先願発明とは、「前記解析ツリーを1出力毎の部分回路に認識する」点において差異はない。 先願発明は、面積推定モデルに基づき、入力信号数に従い「1ビットあたりの面積」に「ビット幅属性」を乗じることにより集積回路の各部品の面積を求め、各部品の面積を合計することにより性能推定対象の集積回路の面積を求めている(前記(前記(え)及び(お)参照。)から、本願発明と先願発明とは、「前記部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とし、前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とする」点において差異はない。 してみると、本願発明と先願発明とは、 「HDLを使用して論理回路の論理を記述したハードウェア記述の構文解析を行い解析ツリーを作成するステップと、 1入力ピンごとの面積値である面積比率を予め求めておくステップと、 前記解析ツリーを1出力毎の部分回路に認識するステップと、 前記各部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とするステップと、 前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とするステップとを有する論理回路の面積予測方法。」 である点で一致する。 4.むすび 以上のとおりであるので、本願発明は、先願発明と同一であり、しかも、この出願の発明者が先願に係る発明をした者と同一ではなく、またこの出願の時において、その出願人が先願の出願人と同一でもないので、特許法第29条の2の規定により特許を受けることができないものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2002-10-01 |
| 結審通知日 | 2002-10-08 |
| 審決日 | 2002-10-29 |
| 出願番号 | 特願平9-270000 |
| 審決分類 |
P
1
8・
161-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 月野 洋一郎 |
| 特許庁審判長 |
小川 謙 |
| 特許庁審判官 |
加藤 恵一 関川 正志 |
| 発明の名称 | 論理回路の面積予測方法と装置および論理回路の面積予測プログラムを記憶した記憶媒体 |
| 代理人 | 河合 信明 |
| 代理人 | 福田 修一 |
| 代理人 | 京本 直樹 |