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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1069645 |
| 審判番号 | 審判1998-1748 |
| 総通号数 | 38 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1995-10-03 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-02-09 |
| 確定日 | 2002-12-10 |
| 事件の表示 | 平成 7年特許願第 64744号「メモリ冗長回路」拒絶査定に対する審判事件[平成 7年10月 3日出願公開、特開平 7-254297]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は平成7年2月28日(パリ条約による優先権主張1994年2月28日、フランス国)の出願であって、その請求項1に係る発明は、平成14年5月27日付けの補正書によって補正された、特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という) 「メモリアドレスによって各々アクセスできる複数のメモリ区域を備える主メモリ用のメモリ冗長回路であって、主メモリの各欠陥区域に対応する各欠陥アドレスを記憶する欠陥アドレスメモリによってアドレス可能な冗長メモリを具備しており、主メモリのアドレッシング動作のたびに主メモリアドレスを各欠陥アドレスと比較し、一致した場合に主メモリのアドレッシングを禁止して冗長メモリの区域にアドレスするメモリ冗長回路において、 上記欠陥アドレスメモリは内容アドレス可能メモリ(CAM)からなり、当該メモリ冗長回路は禁止回路を備え、当該禁止回路は、上記欠陥アドレスメモリがその出力を出力することを禁止するように上記欠陥アドレスメモリに禁止信号を出力する第1の状態と、上記欠陥アドレスメモリがその出力を出力することができるようにする第2の状態とのいずれか一方に選択的に置かれるようになされており、上記主メモリのテストを実施したとき、上記主メモリに欠陥が存在しない場合、上記禁止回路は上記第1の状態に置かれ、上記メモリテストにおいて上記主メモリに欠陥が発見されなかった後でのメモリの実際の読み書き動作においては、上記欠陥アドレスメモリがその出力を出力することを禁止される状態に維持され、それにより上記主メモリのアドレッシングが正常に実行されるようにし、上記主メモリに欠陥が存在するときに、上記禁止回路は、第2の状態におかれ、上記欠陥アドレスメモリの動作を許可するかまたは可能にすることを特徴とするメモリ冗長回路。」 2.引用刊行物記載の発明 これに対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和62年2月19日に頒布された「特開昭62-38599号公報」(昭和60年9月27付け補正書の補正を含む)(以下、「引用刊行物」という)には、次の事項が記載されている。 (A)「この発明は、近年急速に高集積化の進む半導体メモリの内、欠陥などにより不良となったメモリセルを予備のメモリセルに置換する、いわゆる冗長性メモリを有した半導体記憶装置に関するものである。」(第1頁右欄第4行〜8行) (B)「以下にこの発明の一実施例を図に基づいて説明すると、図において(1)はメモリセルがマトリクス状に配設されたメモリ部、(2)は予備のメモリセルが配設された予備メモリ部、(3)は上記メモリ部(1)のメモリセルを選択する行又は列デコーダで、(中略)。(4)は上記予備メモリ部(2)の予備メモリセルを選択するとともに、上記メモリ部(1)の選択を非活性化するための予備行又は列デコーダである置換制御部で、第2図には1つの予備デコーダを示し(中略)予備行又は列と同数あり、出力ノード(401)と上記各デコーダ(3)のデコーダ選択用トランジスタ(304)のゲートとが接続され、デコード選択用トランジスタ(304)にRE信号を与えるものである。」(第2頁左下欄第3行〜同頁右下欄第18行) (C)「(6)はこのアドレスバッファからのアドレス信号(a1、/a1)・・・(an、/an)を受ける救済アドレスメモリで、上記メモリ部(1)に存在する不良メモリセルのアドレスを記憶するプログラム可能なものであり、第2図には1つの行又は列に対応する救済アドレスメモリを示し、n個の救済アドレスメモリ部(61)〜(6n)を有し、(中略)。これらのCA出力(CA1〜CAn)は上記予備デコーダ(4)のアドレス用トランジスタ(4031)・・・(403n)の各ゲートにそれぞれ入力されるものである。」(第2頁右下欄末行〜第3頁左下欄第3行) 注:文中の「/]は反転を意味する。原本では反転を意味する「アッパーライン」である。 (D)「(7)は予備メモリ選択信号(以下R/CCAM信号と称す。)を出力するプログラム可能な予備行又は列指示メモリ部で、(中略)出力ノード(708)が上記置換制御部(4)の予備デコーダ選択用トランジスタ(404)のゲートに接続され、このゲートにR/CCAM信号を与えるものであり、非活性用トランジスタ(705)が導通状態であると(中略)、出力ノード(709)には”H”レベルが現われ、非活性用トランジスタ(705)が非導通状態でありフューズ(701)がブロウされていない時には(中略)、出力ノード(709)には”H”レベルが現れ、またフューズ(701)がブロウされている時には、(中略)、出力ノード(709)には”L”レベルが現われる。」(第3頁左下欄第3行〜第4頁左上欄第2行) (E)「メモリ部(1)に全く不良のメモリセルがなかった場合は、救済アドレスメモリ(6)及び指示メモリ部(7)のフューズ(601)及(701)を一切ブローせず、指示メモリ部制御部(8)の可変閾値型不揮発性メモリ(810)を消去状態とする。その結果、(中略)、アドレスバッファ(5)からのアドレス信号に基づいた救済アドレスメモリ(6)からのCA信号にかかわらず、置換制御部(4)の出力ノード(401)は”L”レベルとなる。従って、予備メモリ部(2)は選択されず、かつデコーダ(3)のデコーダ選択用トランジスタ(304)が非導通状態にされて、デコーダ(3)はアドレスバッファ(5)からのアドレス信号に従ってデコード動作をし、メモリ部(1)のメモリセルが選択されることになる。」(第4頁右下欄第14行から第5頁左上欄第10行) (F)「次に、メモリテスタにより、メモリ部(1)に不良メモリセルが存在することがわかった場合には、予め予備メモリ部(2)で救済可能化どうかを調べ、救済可能であれば予備メモリ部(2)をどの様に割り付けたら最適かどうかを調べる。そしてメモリ部(1)の不良メモリセルを有した割り付けられた行又は列のアドレス信号が、救済アドレスメモリ(6)に入力された際、この救済アドレスメモリ(6)の全ての救済アドレスメモリ部(61)〜(6n)の出力CA1〜CAn信号全てが”L”レベルとなるように、救済アドレスメモリ部(61)〜(6n)のフューズ(601)をレーザ光により選択的にブロウするとともに、指示メモリ部(7)のフューズ(701)をブロウする。この時指示メモリ部制御部(8)の可変閾値型不揮発性メモリ(810)は消去状態とする。その結果、(中略)、アドレスバッファ(5)からメモリ部(1)の不良メモリセルを有した割り付けられた行又は列のアドレス信号が救済アドレスメモリ(6)に入力されると(中略)。従って、デコーダ(3)のデコーダ選択用トランジスタ(304)が非導通状態にされてデコーダ(3)が非活性化されるため、メモリ部(1)のメモリセルは選択されなくなり、かつ予備メモリ部(3)(注1)が選択され、メモリ部(1)の不良メモリセルは予備メモリ部(3)(注1)のメモリセルにより救済されることになる。また、アドレスバッファ(5)からメモリ部(1)の不良メモリを有した割り付けられた行又は列のアドレス信号以外のアドレス信号が救済アドレスメモリ(6)に入力されると(中略)。従って、予備メモリ部(2)は選択されず、かつデコーダ(3)のデコーダ選択用トランジスタ(304)が非導通状態にされて、デコーダ(3)はアドレスバッファ(5)からのアドレス信号に従ってデコード動作をし、メモリ部(1)のメモリセルが選択されることになる。」(第5頁左上欄第11行〜同頁左下欄第12行) *注1 「予備メモリ部(3)」は他の記載及び第1図から「予備メモリ部(2)」の間違いであると認められる。 (G)「半導体記憶装置として、予備メモリ部(2)が使用されているか否か、不良メモリセルが存在するアドレスはどこか等の不良解析を行う場合には、(中略)指示メモリ部制御部(8)からのRD信号が”H”レベルとなるため、指示メモリ部(7)は非活性化されて、そのR/CCAM信号は”H”レベルとなり、(中略)。従って予備メモリは部(2)は選択されず、デコーダ(3)はデコード動作することになる。その結果、この様な状態において、メモリ部(1)の全アドレスについて検査すると、メモリ部(1)のメモリセルの不良状況を調査できることになる。なお、不良解析終了後は。指示メモリ部制御部(8)の可変閾値不揮発性メモリ(810)に紫外線を照射して消去すれば半導体記憶装置を良品として取り扱うことができるものである。」(第5頁左下欄第13行〜同頁右下欄第13頁) したがって、上記引用刊行物には 「メモリアドレスによって各々アクセスできる複数の行又は列を備えるメモリ部(1)用の回路であって、 上記メモリ部(1)の各不良メモリセルを有する行又は列アドレスを記憶する救済アドレスメモリ(6)及び予備行又は列デコーダを構成する置換制御部(4)によってアドレス可能な予備メモリ部(2)を具備しており、救済アドレスメモリ(6)の救済アドレスメモリ部(61)〜(6n)及び置換制御部(4)の当該救済アドレスメモリ部に接続された予備行又は列デコーダはアドレスバッファからのアドレス信号がメモリ部(1)の不良メモリセルを有した割り付けられた行又は列のアドレス信号の場合にはメモリ部(1)のアドレッシングを禁止して予備メモリ部(2)の対応する予備行又は列にアドレスする回路において、 当該回路は指示メモリ部(7)を備え、当該指示メモリ部(7)は、上記救済アドレスメモリ(6)及び上記置換制御部(4)がその出力を出力することを禁止するように上記置換制御部(4)に”H”レベルの予備メモリ選択信号を出力する状態Bと、上記救済アドレスメモリ(6)及び上記置換制御部(4)がその出力を出力できるように”L”レベルの予備メモリ選択信号を出力する状態Aとのいずれか一方に選択的に置かれるようになされており、 上記メモリ部(1)に全く不良のメモリセルがなかった場合または不良解析を行う場合には、 上記指示メモリ部(7)は上記状態Bにおかれ、メモリの実際のアクセス動作においては上記救済アドレスメモリ(6)及び上記置換制御部(4)がその出力を出力することを禁止され、 メモリテスタにより、メモリ部(1)に不良メモリセルが存在する場合には、上記指示メモリ部(7)は、上記状態Aにおかれ、救済アドレスメモリ(6)及び置換制御部(4)の動作を許可するかまたは可能にする回路」(以下、引用発明という)が記載されている。 3,対比 本願明細書の発明の詳細な説明では、1欠陥アドレスを記憶する部分と、比較結果を出力する部分を含む構成をCAMと呼び(例えば、段落【0005】の「N個の欠陥を修復しなければならない時、N個の冗長列とN個のCAMが必要である。」の記載)、また、その全体もCAMと呼んでいる(例えば、段落【0018】には「CAMはアドレスADDをCAMが記憶した全欠陥アドレスと比較する。」と記載されている)。 また、補正後の第3図では全体をCAMとして記載されている。そして、補正後の図4において上記1欠陥アドレスを記憶する部分を欠陥アドレスメモリ部MAD1、MAD2、・・・と呼び、その全体も欠陥アドレスメモリ部MADと呼んでいる。 したがって、本願発明において、欠陥アドレスメモリ、CAMは1欠陥アドレスに対応するもの及びそれらが複数ある集合体のいずれをも言うものと認められる。 また、請求項1の記載を見てもどちらにも特定されていないものである。 一方、引用発明において、救済アドレスメモリに入力されアドレス信号はメモリ部(1)に供給されるものと同じであるので、メモリ部(1)のアドレッシング動作のたびにメモリ部(1)のアドレスが第1図の救済アドレスメモリ(6)に入力されるものである。 そして、上記(C)の記載によると、図2には、1つの行又は列に対応する救済アドレスメモリが示されており、それはn個の救済アドレスメモリ部(61)〜(6n)を有するものであり、そして上記(F)の記載によると、メモリ部(1)の不良メモリセルを有した割り付けられた行又は列のアドレス信号(即ち、救済すべき行又は列アドレス信号)が入力されると、ある1つの行又は列に対応するn個の救済アドレス部の出力を全て”L”とするようにフューズ(601)をブロウするものであるので、ブロウされた状態は、当該n個の救済アドレス部に当該行又は列アドレスが記憶されていることに相当する。 したがって、n個の救済アドレスメモリ部(61)〜(6n)は1つの救済すべき行又は列のアドレスを記憶するものであり、そして、図1の救済アドレスメモリ(6)は図2の救済アドレスメモリの集合である。 そして、上記(B)(C)(D)(F)の記載から、救済アドレスメモリ(6)及び置換制御部(4)は、メモリ部(1)へのアドレスとブロウされている状態(メモリ部(1)の不良メモリセルを有する行又は列アドレスが記憶されていることに相当する)とを比較し(トランジスタ606〜608は排他的論理和回路を構成し、各アドレスビット毎に比較している)、アドレスの全ビットが一致したことをNOR構成の予備デコーダが検出した場合にメモリ部(1)のアドレッシングを禁止して予備メモリ部(2)の対応する予備行又は列にアドレスするものであり、その構成はコンテントアドレサブルメモリ(CAM)と呼ばれるものである。 尚、CAMの一部を構成する置換制御部(4)の予備行又は列デコーダの回路構成はNOR構成となっており、本願発明の実施例のCAMの一部を構成するAND一致検出回路とは論理回路が相違するが、それは、救済アドレスメモリ(6)への記憶を、一致した時に出力する信号が全て”L”レベル(負論理型)となるように設定したことによるものであり、論理的には等価である。 したがって、 引用発明のメモリ部(1)、予備メモリ部(2)はそれぞれ本願発明の主メモリ、冗長メモリに相当する。 また、引用発明の行又は列は本願発明のメモリ区域に相当する。 また、引用発明の「メモリ部(1)の各不良メモリセルを有する行又は列アドレス」、「メモリ部(1)の不良メモリセルを有した割り付けられた行又は列のアドレス信号」は、それぞれ本願発明における、「主メモリの各欠陥区域に対応する欠陥アドレス」、欠陥アドレスメモリに記憶されている「欠陥アドレス」に相当し、引用発明の第1図の救済アドレスメモリ(6)及び置換制御部(4)は本願発明の欠陥アドレスメモリ、内容アドレス可能メモリ(CAM)に相当する。 。 そして、引用発明の予備メモリ部(2)、救済アドレスメモリ(6)、置換制御部(4)、指示メモリ部(7)を含む回路は、本願発明のメモリ冗長回路に相当する。 引用発明の指示メモリ部(7)はその機能から本願発明の禁止回路に相当し、引用発明の指示メモリ部(7)は、2つの状態(状態A、状態B)を有し、状態Bは上記救済アドレスメモリ(6)及び上記置換制御部(4)がその出力を出力することを禁止するものであり、状態Aは上記救済アドレスメモリ(6)及び上記置換制御部(4)の動作を許可するかまたは可能にするものであるので、引用発明における状態B、状態Aは、それぞれ、本願発明における第1の状態、第2の状態に相当する。 また、引用発明の「メモリ部(1)に全く不良のメモリセルがなかった場合」、「メモリテスタにより、メモリ部(1)に不良メモリセルが存在することが判った場合」は本願発明の「主メモリに欠陥が存在しない場合」、「主メモリのテストを実施したとき、主メモリに欠陥が存在するとき」に相当する。 そして、次の点で相違する。 イ、引用発明は「メモリ部(1)に全く不良のメモリセルがなかった場合」を「主メモリのテストを実施したとき」に判定する点については記載されていない。 ロ、引用発明の当該指示メモリ部(7)が状態Bに置かれるのはメモリ部(1)に全く不良メモリセルがなかった場合のみだけでなく、不良解析をする場合においてもに置かれるのに対して、本願発明の禁止回路が第1の状態に置かれるのは主メモリに欠陥が存在しない場合のみである。 4,当審の判断 上記相違点イについて メモリに不良メモリセルがあるか否かのテストを実施することは一般に行われていることであり、そして、引用発明において、「メモリテスタにより、メモリ部(1)に不良メモリセルが存在することがわかった場合には、」となっていることから、メモリ部(1)に全く不良のメモリセルがなかった場合」の判定をメモリテスタにより行うことは単に明記していないだけにすぎない。 上記相違点ロについて 指示メモリ部制御部(8)はメモリの通常の使用時には指示メモリ部(7)の動作に影響を与えないものであるので、引用発明においても、指示メモリ部制御部(8)を省いて「不良解析をする場合」を省き、本願発明と同様に「メモリ部(1)に全く不良メモリがなっかた場合」のみとすることは当業者が適宜なし得るものと認められる。 なお、請求人は意見書において、 「従来の半導体記憶回路の冗長メモリのための冗長回路のCAMは、1欠陥アドレスごとに、欠陥アドレスを記憶する欠陥アドレスビットと、欠陥アドレスが入力されたときに冗長回路が実際にアクティブにされなければならないことを示す1つの有効化ビットとを必要としており、主メモリに欠陥がないときでも、CAMが誤って情報を出力しないように、CAMをプログラムしなければならない問題がありました。」と記載し、そして、「引用文献1の半導体記憶回路において、(中略)指示メモリ部7は、欠陥アドレスを記憶するCAM(救済アドレスメモリ61)に付属する、本願明細書でいう上記有効化ビットです。」と主張している。 しかしながら、引用刊行物の第1図を見ても、指示メモリ部(7)は救済アドレスメモリ(6)及び置換制御部(4)とは別構成であり、そして、指示メモリ部(7)への入力信号は指示メモリ部制御部(8)からの出力信号しかなく、アドレス信号や救済アドレスメモリ(6)のうちのどの救済アドレスメモリの内容が一致したかを特定するような信号は入力されていない構成であるから、指示メモリ部(7)は1欠陥アドレスごとに置換制御回路(4)を制御しうるものではない。 また、発明の詳細な説明を見ても、行又は列デコーダ(3)、予備行又は列デコーダである置換制御部(4)、救済アドレスメモリ(6)については対応行又は列ごとにあること、図2に記載のものはその一つであることが明記されているのに対して、指示メモリ部(7)については、指示メモリ部制御部(8)と同様、「対応行又は列ごとに設けられる」とは記載されていないし、そして、図2に記載のものがそのうちの一つであるとも記載されていない。 また、上記(E)に記載されているように、「メモリ部(1)に全く不良のメモリセルがなかった場合には」とメモリ部(1)全体について述べており、行又は列単位ではない。 したがって、請求人の上記主張は採用することができない。 5.むすび したがって、本願発明は、上記引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 |
| 審理終結日 | 2002-06-27 |
| 結審通知日 | 2002-07-09 |
| 審決日 | 2002-07-23 |
| 出願番号 | 特願平7-64744 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 広岡 浩平 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
石川 正二 村上 友幸 |
| 発明の名称 | メモリ冗長回路 |
| 代理人 | 越場 隆 |