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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1071185 |
| 審判番号 | 不服2000-18430 |
| 総通号数 | 39 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-03-08 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-11-21 |
| 確定日 | 2003-01-14 |
| 事件の表示 | 平成 7年特許願第207026号「DRAM集積回路デバイス及びその動作方法」拒絶査定に対する審判事件[平成 8年 3月 8日出願公開、特開平 8- 63956]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は平成7年8月14日(パリ条約による優先権主張1994年8月15日、米国)の出願であって、その請求項1に係る発明は、平成11年2月18日付けの補正書によって補正された、特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という) 「DRAM集積回路デバイスにおいて、 メモリアレイであって、(1)複数の行アクセス線と、(2)前記行アドレス線と交差する複数の対のディジット線と、(3)個々の行アドレス線と対のディジット線との交差部に接続されて複数のメモリセル行を形成する複数のメモリセルとを有しており、前記行アクセス線が、結合するメモリセル行にアクセスするために使用され、前記対のディジット線が、前記アクセスされたメモリセルへ及び前記アクセスされたメモリセルからデータを搬送するために使用されるメモリアレイと、 前記メモリアレイの前記対のディジット線に対して電気的に接続され、前記対のディジット線の電位を平衡化する平衡化回路と、 前記メモリアレイ及び前記平衡化回路に対して電気的に接続され、前記対のディジット線によって搬送されて第1のメモリセル行に記憶されたデータを、前記平衡化回路の動作を中断させて前記対のディジット線の電位の等化を阻止することにより、少なくとも1つの他のメモリセル行に複写するオンチップ複写回路と、 を備えることを特徴とするDRAM集積回路デバイス。」(以下、「本願発明」という) なお、上記(2)において前記されているのは「行アドレス線」ではなく「行アクセス線」であること及び上記(2)と同様の記載である本願明細書の段落【0017】には「対のディジット線96,98で示すように、複数の対のディジット線が、行アクセス線94a-94dと交差しており、メモリセルは、上記線の特定の交差部において接続されている。」と記載されていることから、上記(2)の「前記アドレス線」は「前記アクセス線」の明らかな誤記と認める。 2.引用刊行物記載の発明 本願発明に対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和62年11月27日に頒布された「特開昭62-273696号公報」(以下、「引用刊行物」という)には、次の事項が記載されている。 (A)「従来の技術を第15図に示すCMOSを用いたダイナミック型ランダム・アクセスメモリ(DRAM)を例に説明する。(中略)メモリアレーは説明を簡単にするためにデータ線4対、ワード線4本のマトリクス構成としている。(中略)第15図でMC00〜MC33は情報を記憶するメモリセル、D0〜D3,/D0〜/D3はデータ線、W0〜W3はワード線である。XDECはワード線を選択するXデコーダで(中略)。PC0〜PC3はデータ線プリチャージ回路、SA0〜SA3は微少なメモリセル読み出しデータを増幅するセンスアンプである。I/Oはメモリセルへのデータの入出力を行うデータ入出力線、Y0〜Y3はデータ線とデータ入出力線との接続制御を行うYデコーダ出力線である。YDECはYデコーダ出力線を選択,駆動するYデコーダで(中略)また、VDPは1/2Vccの電圧を示しており、この符号のついたノードはこの電圧を発生する回路に接続されている。」(第1頁右欄第14行〜第2頁左下欄第13行) (「/」について:原文はアッパーラインであるが、以下、アッパーラインを「/」で表記する。) (B)「この後データ線プリチャージ信号/φPCがHighレベルとなりデータ線を1/2 Vccレベルにプリチャージされる。」(第3頁左下欄第4行から第7行) (C)「本発明の目的はメモリのすべての内容を高速に消去できるメモリを提供することにある。 〔問題点を解決するための手段〕 上記目的は、メモリの内容を消去する間、センスアンプを動作状態で保持するためにセンスアンプ駆動信号を活性状態で保つ回路と、データ線プリチャージ信号を非活性状態で保つ回路と、その間、ワード線を順次選択し、駆動するためにチップ内部でアドレス信号を発生させる回路を設けることにより達成される。」(第4頁右上欄第5行〜同欄第14行) (D)「まずｔ0で/RAS信号をLｏｗレベルとし、チップ外部からあらかじめ決められたX系アドレスをXアドレスバッファXABにより取り込み、それに対応したワード線を駆動する。ここではワード線W0が駆動されたとする。この場合、メモリセルMC00,MC01,MC02,MC03が選択される。(中略)したがって、この時データ入力バッファDiBに入力されたデータDi(消去データ)がデータ入出力線に伝わる。(中略)最終的にメモリセルMC00,MC01,MC02,MC03に消去データを書き込む。(中略)次に/RAS信号をHighレベルとし、ワード線W0をLｏｗレベルにし、消去データをメモリセルMC00,MC01,MC02,MC03に蓄積する。」(第5頁左上欄末行〜同頁左下欄末行) (E)「次に第6図(下記注参照こと)に示すｔ1〜ｔ2の期間の消去動作について説明する。この期間、消去動作制御信号φCLMはHighレベルとなる。(中略)したがって、これによりページモードで選択、駆動したワード線(ここではW0)が選択される。この後ワード線駆動信号φxがHighレベルとなり、選択したワード線を駆動する。なお、この時データ線プリチャージ信号/φPC'はワード線が駆動される前にLｏｗレベルとなり、データ線プリチャージ回路をｏff状態にする。この状態は回路L1により消去動作が終了するまで(消去動作制御信号φCLMがLｏｗレベルとなるまで)保持する。(中略)データ線プリチャージ信号/φPC'がLｏｗレベルとなり、ワード線W0が駆動されるとメモリセルMC00,MC01,MC02,MC03のデータ(前のページモード動作で書き込んだ消去データ)が各データ線に読み出される。その後、(中略)センスアンプを駆動して消去用データを増幅する。この状態は回路L2,L3により消去動作が終了するまで(消去動作制御信号がLｏｗレベルになるまで)保持する。(中略)したがって、消去データは各センスアンプで消去期間保持されることになる。このような状態で/RAS信号がHighレベルとなると、ワード線W0はLｏｗレベルとなり、メモリセルMC00,MC01,MC02,MC03に消去データが蓄積される。この時φCLM信号はHighレベルとなっているため、データプリチャージ信号/φPC',センスアンプ駆動信号φSA',/φSA'は、第2図、第3図、第4図に示すように入力信号/φPC,φSA,/φSAの変化に無関係となっている。一方、チップ内でアドレス信号を発生するカウンタ回路ACでは、(中略)カウントアップされアドレスが1つ進む。(中略)これによりワード線W0の次に選択されるワード線(ここではW1)が選択される。(中略)次にワード線駆動信号φxがHighレベルになり、選択されたワード線W1を駆動し、メモリセルMC10,MC11,MC12,MC13が選択される。これにより、センスアンプで保持されていた消去データがメモリセルMC10,MC11,MC12,MC13に書き込まれる。なおこの時、データプリチャージ信号/φPC',センスアンプ駆動信号φSA',/φSA'は、φCLM信号がHighレベルであるため、第2図、第3図、第4図に示すように、/φPC,φSA,/φSA信号の変化に無関係となっている。この後/RAS信号がHighレベルとなり、(中略)ワード線W1の電位をLｏｗレベルとする。これによりメモリセルMC10,MC11,MC12,MC13に消去データが蓄積される。またφR信号がLｏｗレベルとなるためカウンタ回路ACはカウントアップしアドレスを1つ進める。以上の動作を繰り返し、全メモリセルに消去データを書き込む。なお、消去動作制御信号φCLMがLｏｗレベルになると通常の動作を行うようになる。」(第5頁右下欄第6行〜第6頁右下欄第17行) 注:平成5年5月14日付補正にて「第7図」に補正されている。 (F)「また、チップ内でX系のアドレス信号を発生させる代わりに、チップ外からX系のアドレス信号を入力してもかまわない。チップ外部から入力した消去動作制御信号φCLMは、/RAS信号、/CAS信号、/WE信号,アドレス信号Aiのタイミングの組み合わせを検知する回路を設けることによりチップ内部で発生させることもできる。」(第7頁右上欄第4行から同欄第11行) したがって、上記(A)〜(F)の記載から上記引用刊行物には 「DRAMチップにおいて、入力データバッファDiBと、データ入出力線I/Oと、複数のワード線(W0・・・W3)と、複数の対のデータ線(D0,/D0・・・D3,/D3)と、複数のメモリセル(MC00〜MC33)と、増幅回路(センスアンプSA0〜SA3)と、前記ワード線を選択するXデーコーダXDECと、前記対のデータ線と前記データ入出力線I/Oとの接続制御を行うYデコーダ線出力線を選択、駆動するYデコーダYDECと、 前記対のデータ線に対して電気的に接続され、前記対のデータ線の電位を共に1/2 Vccにプリチャージするデータ線プリチャージ回路(PC0〜PC3)と、 消去動作制御回路CC(センスアンプを動作状態で保持するためにセンスアンプ駆動信号を活性状態で保つ回路(センスアンプ駆動回路L2,L3)、前記データ線プリチャージ回路に電気的に接続され、データ線プリチャージ信号を非活性状態で保つ回路(データ線プリチャージ信号制御回路L1)とを具備し、 前記消去動作制御回路CCは、事前にデータ入力バッファDiBに入力され、データ入出力線を経由して第1のメモリセル群(MC00〜MC03)に蓄積された消去データに対して消去動作期間中以下の動作を行い、メモリの内容を高速に消去するDRAMチップ。 1)、前記データ線プリチャージ回路をｏff状態にし、第1のワード線(W0)を選択し駆動することにより前記第1のメモリセル群に蓄積された消去データを各対のデータ線に読み出す。 前記データ線プリチャージ回路のｏff状態は消去期間中保持される。 2)その後、センスアンプを駆動して消去用データを増幅保持する。 3)第1のワード線を非駆動とし、第1のメモリセル群(MC00〜MC03)に該データを蓄積する。 4)上記ワード線を順次選択し活性化することにより、上記消去データを他のメモリセル群(MC10〜MC13),(MC20〜MC23),(MC30〜MC33)に順次書込む。」以下、「引用発明」という) が記載されている。 3,対比 引用発明の「DRAMチップ」はDRAM集積回路デバイスであり、そして第1図によると、引用発明の「対のデータ線」は「ワード線」と交差しており、そして複数の「メモリセル」が「ワード線」と「対のデータ線」との交差部に接続されており、「ワード線」は結合するメモリセルにアクセスするために使用され、引用発明の「対のデータ線」はアクセスされたメモリセルへ及び前記アクセスされたメモリセルからデータを搬送するために使用されているので、引用発明の「ワード線」、「対のデータ線」、「メモリセル」は、それぞれ本願発明の「行アクセス線」、「ディジット線」、「メモリセル」に相当する。 そして、複数のメモリセル(MC00〜MC33)は、個々のワード線と対のデータ線との交差部に接続されたメモリセルで個々の群(MC00〜MC03,MC10〜MC13,MC20〜MC23,MC30〜MC33)を形成しているので、該メモリセルの各群は本願発明のメモリセル行に相当する。 したがって、引用発明の「ワード線」、「対のデータ線」および「メモリセル」からなる構成は本願発明の「メモリアレイ」に対応する。なお、本願発明の「メモリアレイ」は本願明細書の段落【0013】「(中略)メモリアレイ12は、通常の構成であって、図2を参照して後に説明するように、メモリセルの行と、行アクセス 線と、ディジット線と、行及び列デコーダと、平衡回路とを備えている。」の記載によると、他に、行及び列デコーダと平衡回路をも備えたものであるが、これらについても、引用発明の、XデーコーダXDEC及びYデコーダYDECと、データ線プリチャージ回路(PC0〜PC3)が対応するものである。 また、引用発明の「データ線プリチャージ回路」は前記対のデータ線の電位を共に1/2 Vccにするものであるので、本願発明の「対のデジット線の電位を平衡化する平衡化回路」に相当する。 そして、本願明細書の段落【0013】及び図1、図2によると、本願発明における平衡化回路は本願発明のメモリセルアレイがその中に備えている平衡回路である。 したがって、引用発明において、「データ線プリチャージ回路に対して電気的に接続されているデータ線プリチャージ信号制御回路L1」を含む消去動作制御回路CCは、本願発明でいうところの「メモリアレイ及び平衡化回路に対して電気的に接続されている」ものに対応する。 引用発明において、「データ入力バッファDiBに入力され、データ入出力線を経由して第1のメモリセル群(MC00〜MC03)に蓄積された消去データ」は本願発明の「前記対のディジット線によって搬送されて第1のメモリセル行に記憶されたデータ」に対応するが、該データの内容を「消去データ」と特定している点で相違する。 本願発明の「平衡化回路の動作を中断させて前記対のディジット線の電位の等化を阻止する」とは、本願明細書の段落【0010】の「前記第1の行アクセスが完了した後に、前記平衡化制御回路が前記平衡化回路を動作させるのを禁止して、前記対のディジット線のデータが除去されるのを阻止し」、段落【0023】の「平衡化操作をスキップするすなわち飛ばすことにより、1又はそれ以上の他の行に単にアクセスすることによって、そのような1又はそれ以上の他の行に関して同じデータを使用すると同時に、そのようなデータを対のディジット線に残すことができる。」ことをいうものである。 一方、引用発明の「該第1のメモリセル群に記憶されたデータを、前記データ線プリチャージ回路をｏff状態にし、第1のワード線(W0)を選択し駆動することにより前記第1のメモリセル群に蓄積された消去データを各対のデータ線に読み出す。 前記データ線プリチャージ回路のｏff状態は消去期間中保持される。 その後、センスアンプを駆動して消去用データを増幅保持する。」の構成は、消去動作中、データ線プリチャージ回路はｏff状態にされているので、データ線プリチャージ回路の動作が禁止され、したがって、対のデータ線のプリチャージ即ち電位の等化がなされず、センスアンプによって増幅保持された消去データは対のデータ線上に残されるものであるから、引用発明の「該第1のメモリセル群に記憶されたデータを前記データ線プリチャージ回路をｏff状態にし、第1のワード線(W0)の選択により各対のデータ線に読み出す。 前記データ線プリチャージ回路のｏff状態は消去期間中保持される。」は本願発明の「平衡化回路の動作を中断させて前記対のディジット線の電位の等化を阻止する」に相当する。 本願発明の「複写」とは、段落【0009】の「上記第1のメモリセル行のデータを、該データを上記第1のメモリセル行に保持しながら、第2のメモリセルに複写する」ものであり、また、本願明細書の発明の詳細な説明の段落【0029】によると「上記行複写は、行Aのデータを失わずに行われる。行Aに対するアクセスが終わり、メモリセル92aのアクセストランジスタは次の機能(例えば、行複写機能又は平衡化機能)の前に、「オフ」になる。その結果、メモリセル92aの記憶キャパシタが孤立し、以前に記憶されたデータを保持する」ものであり、また、請求人の審判請求書の(1)本願発明についての説明、ロ、本願の動作の項において「本願の発明において、複写は、平衡動作が中断されている間に、1つの行のデータを当該行に保持しながら他の1つの行へ書き込むことを意味する」と主張されているものであるが、引用刊行物に記載のものも、データ線プリチャージが禁止されている間に、「第1のメモリセル群に記憶された消去データ」はそのまま「第1のメモリセル群に蓄積」され、失われずに保持されており、他のメモリセル群に順次書込」まれているので、表現は相違するが本願発明の「少なくとも1つのメモリセル行に複写する」ものであるには相違ない。 したがって、引用発明の消去動作制御回路CCは、本願発明と同様に「平衡化回路の動作を中断させて前記対のディジット線の電位の等化を阻止することにより、少なくとも1つのメモリセル行に複写する」ものであるには相違ない。 引用発明は「メモリの消去」を行う目的で行われるものであるが、本願発明は単に「複写」である点で相違する。 また、引用発明の消去動作制御回路CCは引用刊行物の記載からオンチップ回路である。 したがって、本願発明と引用発明とは次の点で相違し、その余は一致する。 引用発明は、「メモリの内容の消去」を行うものであり、 第1のメモリセル群に記憶されたデータの内容を「消去データ」としているものであるのに対して、 本願発明は、「複写」を行うものであり、 第1のメモリセル行に記憶された「データ」の内容を特定していない点で相違する。 4,当審の判断 原査定で参照文献として挙げられた特開平2-203489号公報(平成10年7月30日付け拒絶理由の引用文献等3)には、「ある行のワード線に接続されているメモリセルのデータを、少ないサイクル数で、他行のワード線に接続されているメモリセルに書込むことが困難である点について解決したRAMを提供するもの」(第3頁右下欄第2行〜同欄第6行)であり、「従って、最初に選択するワード線に接続されているメモリセルに予め”0”を書込んでおけば、本実施例のRAMを使うことにより、高速に全メモリセル2-11、2-12・・・に”0”を書込むという高速クリアが可能となる。」(第5頁右下欄第9行から第13行)と記載されている。 上記記載によると、全メモリに”0”を書き込むものであるから最初に選択するワード線に接続されているメモリセルに書き込まれたデータ”0”は、他行のワード線に接続されているメモリセルに該データを書込まれても、そのメモリセルに失われずに保持されているものであり、上記公報の上記「書込」は本願発明でいう「複写」である。 即ち、上記公報には、ある行のデータを他の行に複写する技術をデータの内容を”0”としてメモリクリアのために用いることが示されている。 したがって、引用発明のものは、メモリ消去の目的で、複写対象の「データ」の内容を「消去データ」とし、複写技術をメモリ消去という目的に用いたものであることは、当業者において明らかである。 したがって、引用発明において、複写する「データ」の内容を任意とし、単に「複写」のために用いることは当業者が容易になしえたものと認める。 なお、請求人は理由補充書の(3)本願発明と引用例のとの対比の項において、「本願の発明と第1引用例の記載事項とを比較すると、本願の発明は例えば試験や背景の生成のためにデータを複写することを目的としたものであるが、第1引用例はデータの消去を目的とする技術を開示しており、両者は目的をことにする。また、第1引用例には、その開示する消去技術をデータの複写に適用することが可能であることを示唆する記載は認められない。したがって、第1引用例の記載事項に基づいて本願の発明をすることは当業者にとって困難である。」と主張している。 しかしながら、本願発明の構成は、目的が「例えば試験や背景の生成のため」にであるという用途目的を特定する構成(例えば引用発明において「メモリ消去」という目的のために「データ」を「消去データ」としたように、「データ」の内容を「試験データ」、「背景データ」のように特定する等の構成)はないから、上記用途目的対象の特定に関する主張は特許請求の範囲の記載を逸脱するものであり、上記主張は採用することができず、本願発明は単に「複写」にすぎない。 5.むすび したがって、本願発明は、上記引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 |
| 審理終結日 | 2002-08-19 |
| 結審通知日 | 2002-08-20 |
| 審決日 | 2002-09-03 |
| 出願番号 | 特願平7-207026 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 堀田 和義 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
石川 正二 村上 友幸 |
| 発明の名称 | DRAM集積回路デバイス及びその動作方法 |
| 代理人 | 増井 忠弐 |
| 代理人 | 社本 一夫 |
| 代理人 | 田中 英夫 |
| 代理人 | 今井 庄亮 |
| 代理人 | 小林 泰 |
| 代理人 | 富田 博行 |