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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1071569
審判番号 審判1999-5226  
総通号数 39 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1996-11-12 
種別 拒絶査定不服の審決 
審判請求日 1999-04-05 
確定日 2003-01-22 
事件の表示 平成 7年特許願第299737号「電子メモリの出力段のための同期装置」拒絶査定に対する審判事件[平成 8年11月12日出願公開、特開平 8-297980]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 本願は、平成7年11月17日(パリ条約による優先権主張1994年11月18日、イタリア国)の出願であって、その請求項1に係る発明は、特許請求の範囲の請求項1に記載された次のとおりのものと認める(以下、「本願発明」という)

「電子メモリの出力段のための同期装置であって、
前記電子メモリのイネーブル信号と前記電子メモリの前記出力段のイネーブル信号との比較に基づいて第1の確認信号を生成する第1の論理比較回路と、
第2の確認信号を生成するフリップフロップ回路とを含み、前記フリップフロップ回路は、データロード信号によって可能化されかつ前記電子メモリのイネーブル信号によって不能化され、
前記第1の確認信号と前記第2の確認信号との比較に基づいて、前記電子メモリの前記出力段を可能化する出力信号を生成する第2の論理比較回路をさらに含み、
前記データロード信号は、電子メモリの出力段の切換を決定する信号である、
同期装置。」

これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和63年(1988年)11月29日に頒布された特開昭63-291290号公報(以下、「引用刊行物1」という。)には、次の事項が記載されている。

(1)「入力されたチップイネーブル入力信号により出力バッファを高インピーダンスからアクティブにしデータを出力するICメモリにおけるチップイネーブル回路において、前記入力されたチップイネーブル信号によって出力バッファを高インピーダンスからアクティブにする開始点だけを有効なデータが出力する時間近くまで遅らせるチップイネーブル開始点遅延手段を含むことを特徴としたチップイネーブル回路」(特許請求の範囲)

(2)「第1図は本発明のチップイネーブル回路の一実施例を示す回路図である。 (省略) チップイネーブル開始点遅延回路15は、インバータ151,152,153およびコンデンサ156,157からなる遅延回路と、NORゲート154,155によるフリップフロップとにより入力された反転CE信号(注、上線を表記できないので、以下、上線に変えて「反転」と表記する)の開始点であるHレベルからLレベルに立ち下がり側のみ遅れる回路である。回路ブロック11〜14は第5図の51〜54と同じである。回路ブロック16はNANDゲートであり、NORゲート12の出力とチップイネーブル開始点遅延回路15の出力との論理NANDを出力する。」(第2頁右上欄第8行から同欄末行)

そして、その実施例として、第1図の回路図によると、
チップイネーブル回路は次の(a)から(e)の構成を有する。

(a)反転CEの入力バッファ11からの出力と反転OEとを入力とするNORゲート12
(注、入力バッファ11は、論理および遅延時間において本質ではないので、以下では入力バッファ11に関する記載を省略する)
(b)反転CEを入力とし、遅延した反転出力を出す遅延回路(INV151,152,153およびコンデンサ156,157)
(c)反転CEを入力とする第1のNORゲート155および上記遅延回路の出力信号を入力とする第2のNORゲート154を含み、前記第1のNORゲート155の出力は前記第2のNORゲート154の入力に接続され、前記第2のNORゲート154の出力は前記第1のNORゲート155の入力に接続されたフリップフロップであり、反転CEがHレベルの間は出力GのレベルをLレベルとし(これは遅延回路の出力レベルによらない)、反転CEが”L”になり、上記遅延回路によって設定遅延時間後に出力される信号がHレベルになったときにHレベルを出力するフリップフロップ
(d)NORゲート12の出力とフリップフロップの出力を受け、INV13に出力するNANDゲート16
(e)NAND16の出力を受け、出力バッファ14をアクティブまたは高インピーダンスにする信号を出力するINV13
からなる。
そして、上記(3)の記載から、INV13の出力の信号レベルがHレベルの時、出力バッファはアクティブになり、Lレベルの時、出力バッファは高インピーダンスとなる。

(3)「従来、この種のICメモリは、第5図の回路図 (省略) チップイネーブル信号反転CEとアウトプットイネーブル信号反転OEによって入力バッファ51,ORゲート52、INV53を介して出力バッファ54を制御し、反転CEにより出力バッファ54が高インピーダンスからアクティブになる時間遅れ.(第6図参照)t1は、データが出力されるまでの遅れt2より少なく、t2とt1の時間差の間に出力される信号Xは有効でない出力であった。」(第1頁の〔従来の技術〕の項)

(4)「以上説明したように本発明では、反転CE信号によって有効なデータが出力されるまで出力バッファを高インピーダンスに保つことにより、複数のICメモリを接続して大容量化できる。」(第3頁左上欄第2行から第5行)

(5)「出力バッファの駆動能力は大きいために、大電流が流れ、電流ノイズを増大したり、信頼性を低くし、最悪の場合破壊を生じることもあった。このため通常はアウトプットイネーブル信号反転OEで出力バッファを制御する必要があった。上述した従来のICメモリ回路、特に非同期型に対して、本発明は反転CEによりデータが出力される近くまでを高インピーダンスにする独創的内容を有する」(第2頁左上欄第8行から第16行)
上記引用刊行物の記載(1)から(5)を引用発明という。

一、 本願発明と引用発明とを対比する。

1、引用発明の名称はICメモリの「チップイネーブル回路」であって、一方、本願発明の名称は「電子メモリの出力段のための同期装置」であり、両者名称の表現が相違する。

2,本願発明における「電子メモリの出力段」とは【0004】および実施例の図1の記載から出力段3のことであり、メモリ内で生成されたデータを送り出すか又は高インピーダンスに設定されるものであるので、引用発明の出力バッファ14に相当する。

3,本願発明の「電子メモリのイネーブル信号」は【002】の記載から「メモリを可能化する」ものであるので、引用発明におけるICメモリのチップイネーブル信号反転CEに相当する。

4,本願発明の「電子メモリの前記出力段のイネーブル信号」は【0011】の記載から上記「電子メモリのイネーブル信号」と協同して「メモリの出力段を活性化する」ものであるので引用発明のICメモリのアウトプットイネーブル信号反転OEに相当する。

5,したがって、本願発明の「前記電子メモリのイネーブル信号と前記電子メモリの前記出力段のイネーブル信号との比較に基づいて第1の確認信号を生成する第1の論理比較回路」は引用発明の構成(a)のNORゲート12に相当する。
(本願請求項6において、「前記第1の論理 比較回路はNORゲートである」と記載されており、同一回路構成である。)

6,本願発明において第2の確認信号はフリップフロップ回路によって生成されるので、本願発明のフリップフロップ回路は引用発明の構成(c)のフリップフロップに、本願発明の「前記第1の確認信号と前記第2の確認信号との比較に基づいて、前記電子メモリの前記出力段を可能化する出力信号を生成する第2の論理比較回路」は引用発明の構成(d)のNANDゲート16に相当する。
(本願請求項9において「第2の比較論理回路は、インバータに結合されるNAND回路を含む」と記載されており、引用発明の構成(d)のNANDゲートは構成(e)のINV13に結合しているので両者は同一回路構成である。そして、引用発明のの構成(c)のフリップフロップの構成も本願請求項7の「前記フリップフロップ回路は第1のNORゲートおよび第2のNORゲートを含み、前記第1のNORゲートの出力は前記第2のNORゲートの入力に接続され、前記第2のNORゲートの出力は前記第1のNORゲートの入力に接続される」の構成と同じである。)

7,本願発明において
フリップフロップ回路の「可能化」とは
「【0017】
メモリイネーブル信号CENが論理レベル「0」に設定されるとすぐに、フリップフロップ回路6の不能化状態が終り、通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号LOADによってフリップフロップ回路6が可能化され得る(第2のNORゲート9の出力において「1」を生成する)。」
の記載からフリップフロップ回路の出力を生成するNORゲートの出力(フリップフロップ回路の出力)を「1」をすることである。

また、フリップフロップ回路の「不能化」とは
「【0016】
本発明に従った装置の動作は、以下のとおりである。信号CENが論理レベル「1」に設定されるたびに、フリップフロップ回路6は信号CEN自体によってリセットされ、この回路の下流に配置された回路は不能化される。CENが論理レベル「0」になるまで、このリセット状態が続く。第1の論理比較回路5、つまり、NORゲート8が信号CENの強制状態によって制御されるため、出力段イネーブル信号OENはこの構成ではいかなる影響をも及ぼすことができない。信号LOADによって表わされるデータロードステップは、確実に論理レベル「0」である。」
の記載からフリップフロップ回路の出力を「0」(リセット)とし、下流の回路を不能化することである。

一方、引用発明において、フリップフロップの出力GをHレベルすなわち可能化するのは遅延回路の出力信号である。
そして、フリップフロップの出力GをLレベルすなわち不能化し 、下流の回路を不能化するのはチップイネーブル信号反転CEである。

出力バッファの不能化は高インピーダンス状態に、可能化または活性化はアクティブ状態に対応するので、本願発明の「データロード信号」が引用発明では構成(b)の「反転CEを入力とし、遅延した反転出力を出す遅延回路」の出力信号に対応するが、その名称が相違する。

8、本願発明では「データロード信号」は「前記データロード信号は電子メモリの出力段の切換を決定する信号」である。

一方、引用発明の動作は遅延回路の出力GがHレベルになると、回路構成が本願実施例の図3と同じであるので本願発明と同様に、反転OEがLレベルであるとき、メモリの出力段である出力バッファを高インピーダンスからアクティブに切り換えるものであり、したがって、引用発明の遅延回路の出力は電子メモリの出力段の切換を決定する信号であるには相違ない。

したがって、本願発明と引用発明は、フリップフロップ回路を可能化する信号の名称として本願発明では「データロード」という用語が使用されているに対し、引用発明では「反転CEを入力し、遅延した反転出力を出す遅延回路」の出力信号である点、および本願発明が「出力段のための同期装置」であるに対し引用発明が「チップイネーブル回路」である点で表現上相違し、その余は一致するものと認める。

二、上記表現上の相違について検討する。
A、「データロード」信号という用語による名称と「反転CEを入力とし、遅延した半転出力を出す遅延回路の出力」信号の相違について:

請求人は理由補充書において「データロード信号は、通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号であり、バッファ構成と、有効なデータ発生との間の同期が確実に保障されているものであります。」と主張している(以下、「主張A」という)。

しかしながら、本願発明では、フリップフロップ回路を可能化し、そして「電子メモリの出力段の切換を決定する信号」する「データロード信号」が具体的にどのような手段で発生され、そして、どのようなタイミングで発生したものをいうのかは規定されていない。
そして「LOAD」とは「荷を積む、乗せる。装填する。 」等の意味なので「データロード信号」とはデータを何かに乗せる、装填すると言う意味であり、また、請求人は理由補充書での主張「すなわち、データが出力バッファにロードされるたびごとに更新されるパルス化技術によって、活性化構成のイネーブルが行われております。」において「データが出力バッファにロードされる」といっており、ここで用いられている「ロード」とは上記で説明した意味で用いられている。
したがって、「データロード信号」とは「電子メモリの出力段にデータを乗せるための指示信号(もしくは同期信号)」と解釈するのが妥当であり、「データロード」という用語を信号の名称に用いても「データロード信号」が上記主張Aのように「通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号であり」という構成を特定するものとは認められず、上記主張Aは請求項1の記載の範囲を逸脱する主張であり、採用することができない。

一方、引用発明の「遅延回路の出力」は,チップイネーブル信号反転CEから生成されるものであるが、その動作から見て、データを出力バッファにロードを指示し、そして高インピーダンス状態とアクティブ状態の切換を決定している信号であるには相違ない。
そして、本願発明ではデータをロードする指示信号である「データロード信号」をどのように生成するかは要旨ではない。
よって、両者は名称が相違するもののその機能は同じである。

B、「チップイネーブル回路」と「電子メモリの出力段のための同期装置」の相違について:
本願発明には、何と何がどのような同期をしているのか、「同期」に対応する明示的な構成がない。
本願明細書の【006】には「誤ったスイッチングを防ぐため」とあり、これは【004】の「この第2のモードは応答時間がCEN信号を完全に読み取るのに必要な、メモリ回路1における対応するデータ伝搬時間よりも短いことを特徴とする。これは、出力段3が、ランダムに、または、以前に読出され現在は使われていないデータに基づいて切換わることができることを意味する。」の記載から、出力バッファへの有効データの入力タイミングと出力バッファのアクティブ化制御タイミングの同期を目的とするものと認められ、それを供する装置であると認められる。
そして、本願発明において「電子メモリの出力段の切換を決定する信号」である「データロード信号」がどのように発生されたかを特定しないものである。
したがって、「同期装置」とは「データロード信号」という「出力段がデータをロードするための」指示信号(同期信号)をフリップフロップが受け、出力段の高インピーダンス状態から可能化状態への切換を「データロード信号」に同期させるものと認められる。
(なお、本願実施例の装置の動作図である図6をみると、一旦「データロード信号」によってフリップフロップが可能化すると、その間はOENが「0」のときは可能化となるものである(T3-T4)。この切換はOENによるものである。これは請求項1の記載からは出てこない作用であるので、この点は本願発明ではない。)

上記同期の目的は引用発明の上記(3)、(4)、(5)に記載のものと同じであり、そして、引用発明の「チップイネーブル回路」も、出力バッファへの有効なデータ入力タイミングに合わせて出力バッファをアクティブにしようとしているものであり、そのためにチップイネーブル信号反転CEを遅延して待ち時間を作っているものである。

請求人は理由補充書において「それに対し、引用文献1は、遅延時間をとるために余分なインバータを用い、しかも、その遅延時間はアウトプットデータが出力されるまでの時間を単に想定して設定されたものにすぎず、引用文献1には同期の概念はありません。」と主張している。(以下、「主張B」という)
しかしながら、本願発明は「データロード信号」をどのような回路装置で生成するかは特定するものではなく、また、「その遅延時間はアウトプットデータが出力されるまでの時間を単に想定して設定された」ものであっても同期用の構成には相違ない。
(例えば、想定された時間だけ単に遅延することで同期を達成した例として、特開昭53-81034号公報がある。これには、測定回路における同期が記載されており、クロックパルスによって駆動される信号発生回路6の出力応答がメモリ回路5の出力応答よりも遅いので、信号発生回路の出力を受けるフリップフロップ回路4の出力がメモリ回路5の出力と同期しないので、メモリ回路5へのクロックを遅延回路によって単に想定された時間だけ遅らせて、結果としてフリップフロップ回路4の出力とメモリ回路の出力とを同期させたものが記載されている。)

したがって、上記「主張B」は採用することができない。
そして、引用発明のICメモリの「チップイネーブル回路」は本願発明では特に規定していない「データを出力バッファにロードさせるための指示信号」を発生する回路(遅延回路)をも有した「電子メモリの出力段のための同期装置」に相当するものと認められる。

三、 したがって、本願発明は引用刊行物1に記載された発明に基いて当業者が容易に発明することができたものであるので、特許法第29条第2項の規定により特許を受けることができない。
 
審理終結日 2000-09-27 
結審通知日 2000-10-06 
審決日 2000-10-26 
出願番号 特願平7-299737
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 立川 功加藤 俊哉  
特許庁審判長 馬場 清
特許庁審判官 村上 友幸
斎藤 操
発明の名称 電子メモリの出力段のための同期装置  
代理人 伊藤 英彦  
代理人 森田 俊雄  
代理人 深見 久郎  
代理人 堀井 豊  

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