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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない。 G11C 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1072571 |
| 審判番号 | 審判1999-3617 |
| 総通号数 | 40 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1997-08-12 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1999-03-08 |
| 確定日 | 2003-02-12 |
| 事件の表示 | 平成 8年特許願第519052号「同期式NAND型DRAMアーキテクチャ」拒絶査定に対する審判事件[平成 8年 6月 6日国際公開、WO96/17355、平成 9年 8月12日国内公表、特表平 9-507948]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
I.特許法第36条第4項及び第6項について 1.手続の経緯・本願発明 本件出願は、1995年11月30日(パリ条約による優先権主張1994年12月1日、米国)を国際出願日とする出願であって、「同期式NAND型DRAMアーキテクチャ」に関するものと認められる。 2.当審拒絶理由 当審において、平成13年3月12日付けで通知した拒絶の理由の概要は次の通りである。 「2)本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第36条第6項及び第4項に規定する要件を満たしていない。 1、36条第6項 特許請求の範囲は構成が不明瞭である。 例示: 請求項1のh)の「複数のランダム・アクセス記憶レジスタ」の定義が不明瞭(Fig.1でいうと、レジスタ156が複数あることをいうのか(その場合は文脈上、一つのセンスアンプにレジスタ156が複数接続されることになる)、それともレジスタ156内の各記憶セルをいうのか、それとも別のものか)であって、そして、単に物理的「接続」を規定しているのみで、これが何のために存在するのか動作関連構成が不明瞭である。 したがって、発明の技術的意義が不明瞭である。 請求項3の一つの「行」がどのようなものか定義が不明である。 (中略) 請求項7は、2つのメモリバンクと2つのランダムアクセス記憶レジスタが構成要素として記載されているが、それらの動作に関する構成が記載されていず、そのようになっている技術的意義が不明瞭である。 (中略) 請求項19は請求項18を引用する、カテゴリーが方法の、発明であるが、工程の時間系列中において、いつ「第3のデータワードをアクセスする」のか時間関係が不明瞭である。また「メモリバンクの1つ」とはどのバンクのことか、または全く任意のバンクでよいのか構成が不明瞭である。 2、明細書の記載は発明の詳細な説明が不明瞭である。 本願発明の目的は、明細書第1頁下から2行目から第2頁第11行に記載されているが、これらの記載と特許請求の範囲の各請求項の構成との技術的関連の説明(どの構成によりどうして、その目的が達成されるのか(技術的意義)の説明)が不明瞭である。 (各請求毎に、その請求項に係る発明の目的と、その構成により、何故、どのようにして、前記目的が達成されるのか明確に説明されたい。その際、出願当初の明細書及び図面の記載を逸脱しないように注意されたい。) 例、 請求項1は、消去法により上記(1)の「高密度かつ高速アクセスを達成する」ための発明に関すると考えられるが、「高密度」、「高速アクセス」が何に比べてなのか、そして、明細書を見ても具体的にどの構成によりどうしてそうなるのか説明がない。(中略) 請求項7は、上記(2)の目的のための発明と思われるが、2つのメモリバンクと2つのランダムアクセス記憶レジスタが存在するが、その動作と他の要素との関連動作に関する構成が規定されないため、上記の目的、作用効果を達成するものではない。 (中略) 請求項14において、「高速アクセスする方法」とあるが、その内容a)からg)の記載を見ても「高速アクセス」となる理由(何に対し、何故、どのように高速アクセスとなるのか)不明瞭である。等」 3.請求人の主張・補正 それに対して請求人は平成13年10月1日付けの意見書の(4)において「これまで、この種の出願に係る発明の審査・審理において「複数のランダムアクセスメモリレジスタ」とか「行」のような、単純でよく知られた用語に関して不明瞭であるとの指摘を受けたことはなかった。我々の考えでは、今回不明瞭であると指摘された種種の構成要素の意味は十分明瞭であり、特に明細書の記載に照らして必要条件を満たす程度に十分明瞭であると考える。」と主張している。 そして、同日付けで提出された補正書にて、特許請求の範囲において、「NAND構造化されたメモリセル」に接続されるワード線及びビット線を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線」に補正し、幾つかの請求項を削除して請求項18を請求項10とし、その中の構成に付加がなされ、そして、発明の詳細な説明において、上記特許請求の範囲の 補正と同様の補正と図面番号の付加が主になされている。 4.当審の判断 A、本願請求項1に関して 「複数のランダム・アクセス記憶レジスタ」であるので1つの「ランダム・アクセス記憶レジスタ」が複数あるものと認められる。したがって、1単位の「ランダム・アクセス記憶レジスタ」がどのようなものかを検討する。 図面においては、FIG.1には1つのレジスタ156が、FIG.2にはメモリ(バンク0、1)とデータ入出力70(これはデータラッチである)に2つのレジスタ156,158が、FIG.6にはメモリアレイ200とデータラッチ214に2ポートレジスタ210とパイプラインレジスタ212の2つのレジスタが記載されている。 発明の詳細な説明を精査するに A、請求項1に記載の「複数のランダム・アクセス記憶レジスタ」という記載はない。 B、「アレイからのデータを高速ランダム・アクセス・レジスタに一時的に保持することによって、ランダム・ページ・モードアクセスで、または集積化した列アドレス・カウンタを使用することによって順次に、データをその部分から迅速に読み出すことができる。」(第2頁第3行〜同頁第6行)なる記載があるが、複数あるとは記載されていない。 C、一つの単位のレジスタである「レジスタ156」内の一データワードを保持する1つの保持要素自体をも「レジスタ」と呼んでいる。その保持要素の数はNAND構造化されたメモリセルのNAND構造内のデータワードを保持する記憶素子の数に対応しているものと認められる。 (例えば「第3図は、第1図のメモリ素子の、バースト長さ4の読み出しサイクル中の、同期動作を示すタイミング図である。(中略)開くコマンドを受けてから5クロックサイクル後は、すべてのワード線データをレジスタで利用できる。(中略)時刻ｔ=11では、第3のワード線が閉じられて、第3のデータレジスタからのビット線におけるデータを4セルNAND構造の第3のメモリセルに捕らえる。時刻ｔ=12および13ではワード線2と1が閉じられて、レジスタ2と1からデータを順次伝えるビット線からのデータを捕らえる。時刻ｔ=13ではレジスタからのすべてのデータがメモリセルに復元されて、行は閉じられる。 第4図は、第1図のメモリ素子の、バースト長さ4の書込みサイクルにおける、同期動作を示すタイミング図である。(中略)各ワード線が起動されてから1クロック期間後に、そのワード線に関連するデータがビット線からレジスタに保持される。(中略)次のクロックサイクル、ｔ=6、では最初の書込みデータワードが列アドレスに対応する適切なレジスタに保持される。また、時刻ｔ=6では、メモリからのデータワードの最後のものがレジスタに保持される。アレイからの最後のデータが目標とするレジスタと同じレジスタを最初の書込みデータが目標とする場合には、書込みデータが優先権を持ち、アレイデータはそのレジスタに保持されることを阻止される。そうでない場合には、書込みデータは他のレジスタの1つにデータを上書きする。引き続くデータワードは引き続くクロックパルスでレジスタに保持される。(中略)また、時刻ｔ=9では、最後の書込みデータがレジスタに保持される。時刻ｔ=10ないしｔ=13では、ワード線が逆の順序で閉じられて、第三のバースト読出しの場合におけるように、レジスタからのデータをNAND構造に捕らえる。時刻13ではレジスタからのすべてのデータがメモリセルに復元されて、行は閉じられる。」(第6頁第14行〜第7頁第15行)) D、第2図、5図およびそれらの説明には、各バンクに設けられた「レジスタ」を1つの単位としてバンク毎に「レジスタ」があることが記載されている。なお、第2図FiG.2にはセンスアンプが記されていないが、メモリバンクからはセンスアンプを経由してデータが送出されるのが通常であり、単にセンスアンプが明記されていないにすぎないものと認められる。 第6図の説明において、「多重バンクメモリ素子では、多数の2ポート・データレジスタが求められる」と記載されている。 したがって、「レジスタ156」「レジスタ158」または「2ポート・レジスタ210」が「ランダム・アクセス記憶レジスタ」であるとしても、請求項1の「複数のランダム・アクセス記憶レジスタ」とは 1、FIG.1において、または、2重または多重バンクにおいて「レジスタ156」に相当する単位のレジスタが並列に複数ある。 2,1データワード単位の記憶手段を「ランダム・アクセス記憶レジスタ」といい、それが複数ある。 のいずれなのか構成が明確でない。 そして、請求項1に係る発明の目的作用効果が明細書記載のどれに該当するのかも不明瞭である。 また、請求項1では、レジスタの数は単に「複数」となっており、他の構成要素との関連がないものである。また、「複数のランダム・アクセス記憶レジスタ」の動作についての構成がない。 しかしながら、発明の詳細な説明に記載のものは、上記1,2のいづれであるにせよ、その数は他の構成要素の数と関連しており、また、動作も他の構成要素と関連づけされており、それにより技術的意義を有するものであると認められる。 したがって、発明の詳細な説明において、請求項1に係る発明の説明が不明瞭であり、そして請求項1に係る発明の技術的意義が不明瞭である。 また、補正により、NAND構造化されたメモリセルとワード線及びビット線との接続構成を特定したがその作用効果が説明されていず、前記特定による技術的意義が説明されていない。 したがって、請求項1に係る構成は尚かつ明確でなく、そして発明の詳細な説明において、請求項1の構成に係る発明の詳細な説明は尚且つ不明瞭である。 B、「請求項3の一つの「行」がどのようなものか不明である。」に関して 請求項3によると、「前記複数のランダム・アクセス記憶レジスタは複数の行の1つの行中の各データビットのためのレジスタを含んでいる」ものであり、そして「行」が何であるかは「前記一対のNAND構造化されたメモリセルは、一対のNAND構造化されたメモリセルの複数の行および複数の列を含む一対のNAND構造化されたメモリセルのアレイの1つである」の中に記載されているものである。この記載によると、「前記一対のNAND構造化されたメモリセル」自体が「一対のNAND構造化されたメモリセル」の「アレイ」の1つ即ち1「アレイ」となっており、意味が不明瞭であるとともに、1つの「行」がどの様にできているのか不明瞭である。発明の詳細な説明では「NAND構造化されたメモリセル」の1つが1つの行を形成しているように思われるが、請求項3の記載は1つの「行」がどのようなものかその定義が明確ではない。 C、請求項7に関して 本願明細書の発明の詳細な説明においては、「行アクセスおよびプリチャージタイムをマスクすることによって、連続順次アクセスを行うための二重バンク・アーキテクチャを用いる。」(第1頁末行〜第2頁2行目)及び「第5図は(中略)このようにして、クロック周波数に対応する高いデータ転送速度でメモリからのデータの連続した流れを実現できる。」(第7頁第6行〜第8頁第6行)なる記載があるが前記両記載による技術的意義は、2つのメモリバンクと2つのランダムアクセス記憶レジスタの関連動作によるものである。 しかしながら、請求項7の記載に係る発明は2つのメモリバンクと2つのランダムアクセス記憶レジスタが存在するが、動作に関する構成がないものであり、単に2つのメモリバンクと2つのランダムアクセス記憶レジスタが存在する構成での技術的意義は説明されていない。 したがって、請求項7に係る発明の目的、作用効果も不明瞭である。 D、請求項19に関して 補正後の請求項13はもとの請求項18において[NAND構造化されたメモリセルのアレイ」を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたNAND構造化されたメモリセル対の第1および第2のバンク」に、「こと」を「ステップ」に補正し、さらに、もとのb)とc)の間に「c)第1の記憶レジスタに第1のデータワードを記憶するステップと」を挿入し、もとのc)〜e)をd)〜f)とし、最後に「g)第2の記憶レジスタに第2のデータワードを記憶するステップと」を追加したものである。 そして、補正後の請求項14は補正後の請求項13を引用するものである。 したがって、請求項18を引用している請求項19は補正後の請求項14に相当する。 補正後の請求項14をみても尚かつ請求項19のステップが請求項18の各ステップからなる時間列のどこに更に備えられるのか不明瞭であり、そして、その際に「NAND構造化されたメモリセルのバンクの1つから第3のデータワードをアクセスする」の「バンクの1つ」がどれか不明瞭である。 E、請求項14について 補正後の請求項9はもとの請求項14において、「NAND構造化されたメモリセルのアレイ」を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたNAND構造化されたメモリセル対のアレイ」に、「こと」を「ステップ」に補正したものである。 補正後の請求項9の構成は、「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたNAND構造化されたメモリセル対のアレイ」のメモリセル内の第1および第2のデータビットをアクセスするのに、先ずメモリセルから複数のデータビットを記憶レジスタに順次転送して全て記憶させた後に、該記憶させた複数のデータビットのなからカウンタを用いて順次前記第1および第2のデータビットをアクセスするものである。そして、アクセス後、再び前記複数のデータビットをメモリセルに戻すものである。 このように、アクセスされたメモリセルからの出力を順次得るのではなく、メモリセルをアクセスして一旦記憶レジスタに転送した後に記憶レジスタを順次アクセスして出力を得ることが(何に対し、何故、どのように高速なのか)高速アクセスとなる理由が不明瞭である。 また、補正にて、メモリセルに対するビット線ワード線の構造を特定しているが、この構成が高速アクセスに対してどのような技術的意味をもつのか説明がない。 5.したがって、本願は、特許法第36条第4項、第6項に規定する要件を満たしていない。 II.特許法第29条第2項について 1.手続の経緯・本願発明 本願は、1995年11月30日(パリ条約による優先権主張1994年12月1日、米国)を国際出願日とする出願であって、平成13年10月1日付けの手続補正書によって補正された明細書および図面の記載からみて、その請求項1に係る発明は、特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「a)クロック信号を受けるためのクロックノードと、 b)このクロックノードに接続されて、アドレス信号、データ信号、および制御信号を前記クロック信号に同期してメモリ素子に保持するための複数のラッチと、 c)前記クロックノードおよびメモリ素子の出力ノードに接続され、制御信号に応答して、およびクロック信号に同期して出力信号を出力ノードに保持するためのデータラッチと、 d)複数のワード線と、 e)それら複数のワード線に接続され、制御信号とアドレス信号に応答して前記複数のワード線を順次起動するワード線起動回路と、 f)それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線に接続されるNAND構造化された一対のメモリセルと、 g)前記ビット線に接続されるセンスアンプと、 h)このセンスアンプおよび前記データラッチに接続される複数のランダム・アクセス記憶レジスタと を備えた集積回路メモリ素子」(以下、「本願発明」という) 2.引用刊行物記載の発明 これに対し、当審の拒絶の理由に引用された、本願の優先権主張の日前である平成6年2月25日に頒布された特開平6-52678号公報(以下、「引用刊行物1」という)には、次の事項が記載されている。 (1)「【0002】 【従来技術】近年、ダイナミック型RAM(DRAM)の一つとして、複数のメモリセルを直列接続したメモリセルユニット(NAND型メモリセルユニット)を構成し、これをアレイ化した方式が開発されている。このセルアレイ方式は、ビット線とメモリセルとのコンタクトが少なくなるため、セル面積が小さくなるという利点を有する。(中略) 【0005】本発明は、上記事情を考慮してなされたもので、その目的とするところは、読出し,再書込みのための時間を見かけ上なくすことができ、データアクセス時間の短縮化をはかり得る半導体記憶装置を提供することにある。」(第2頁左欄第30行〜同頁右欄第7行) (2)「【0017】図1は、本発明の一実施例に係わる半導体記憶装置の基本構成を示すブロック図である。この装置は、NAND構造のダイナミックメモリセルユニットをアレイ化したものであり、図中10はメモリセル部、20はセンスアンプ部、30はレジスタバッファ、40はレジスタ群を示している。 【0018】各部の具体構成を、図2〜図5に示す。図2はメモリセル部10、図3はセンスアンプ部20,図4はレジスタバッファ30,図5はレジスタ群40の具体構成を示している。」(第3頁左欄第3行から同欄第12行) (3)「【0020】レジスタ群40は、図5に示すようにメモリセルユニット内のセル数4の2倍(A,B)の8個のレジスタからなる。即ち、1個のメモリセルユニット内のセル数と等しい4個のレジスタからなる2つのレジスタ群A,Bがそれぞれ用意されている。そして、これらのレジスタ群A,Bはレジスタバッファ30を介してGBLn,BGBLnと接続されている。(中略) 【0023】このように本実施例によれば、メモリセルユニットのデータを一時格納するための手段として、1個のメモリセルユニットのセル数と同じビット数を有するレジスタ群を2個(A,B)設け、これらを並列的に使用することにより、外部から見たときに従来無駄な時間となっていたレジスタ・メモリ間の読出し、再書込みを見かけ上なくすことができる。このため、データアクセスに要する時間を短縮することが可能となる。 【0024】図6はレジスタ群A,Bを複数のセルアレイで共有した場合の実施例である。レジスタ群A,Bを複数のセルアレイで共有することにより、メモリセルアレイ毎にレジスタ群を設けた場合に比べて、レジスタ面積の増加を抑えることができる」(第3頁左欄第24行〜同頁右欄第15行) (4)「 【0025】図7は図1の回路を動作させるためのシステム構成を示すブロック図である。図中70はメモリセルアレイ、71はセンスアンプ、72はレジスタ、81はロウデコーダ、82はロウアドレスバッファ、83はロウコントロール回路、84はワードラインコントロール回路、85はデータトランスファコントロール回路、91はカラムデコーダ、92はカラムアドレスバッファ、93はカラムコントロール回路、94はカラムカウンタ、95はI/Oバッファコントロール回路、96はI/Oバッファである。 【0026】図8〜図11は、図7のシステムを動作させた時の主要クロックの信号波形を示す図である。本実施例においては、内部の信号を外部クロックCKに同期して動作させている。外部信号は、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、レジスタブロックを選択するための信号/A、/B、アドレスADD、書込み許可信号/WEより構成されている。なお、/Xは、Xの反転出力を示している。」(第3頁右欄第16行〜同欄第33行) (5)「【0027】図12,13は、ロウコントロール回路83の具体的構成を示す図である。ロウアドレスの取り込みは、図12(a)に示すように、/RASが”L”と/Aが”L”、例えばAブロックを選択する場合、/WEが”H”及びCKの立ち上がりで取り込まれる。このとき、アドレス取り込み信号/RLATAが”L”のパルスが発生される。(中略)セルユニットとAブロックレジスタの間のデータ転送が行われている間”H”となる。」(第3頁右欄第34行〜第4頁左欄第4行) 図12(e)のロウアドレス選択信号の図を参照すると、ロウアドレス選択信号RSLCTA(又はRSLCTB)を出力する2つのNAND素子がたすき掛けされたRS型のフリップフロップ回路が2つ記載されている。そして、上記2つのフリップフロップ回路の入力は図12(a)(b)に示されるアドレス取込み信号/RLATA(/RLATB)とリストア開始信号/RRSTA(/RRSTAB)とのAND論理がとられている。 図12(a)(b)によると、アドレス取込み信号/RLATA(/RLATB)とリストア開始信号/RRSTA(/RRSTAB)を発生する各パルス発生回路にはロウアドレスストローブ/RASと書込み許可信号/WEとレジスタブロックを選択するための信号/A,/Bと外部クロックCKとが入力されている。 (6)「【0031】図15は、ロウアドレスバッファ82の具体構成を示す図である。アドレスラッチ回路がアドレスの同一ビットに対して2個設けられており、レジスタ群Aへデータを転送するときはAのラッチに、レジスタ群Bへデータを転送するときはBのラッチに、それぞれ/RLATA、/RLATBでラッチされる。」(第4頁第24行〜同頁第29行) (7)「【0035】「図21は、カラムコントロール回路93の具体的構成を示す図である。(中略)カラムアドレスラッチ信号/CLATは図21(b)に示すように、/CAS”L”,CKの立ち上がりで”L”パルスを発生し、カラムアドレスバッファ92でカラムアドレスをラッチする。」(第4頁右欄第5行〜13行) 図21(d)のカラム動作期間信号回路には信号/CACTA(/CACTB)を受けて信号/CSLCTA(/CSLCTB)を出力する2つのフリップフロップ回路が記載されており、図21(a)を参照すると、前記信号/CACTAおよび/CACTBはカラムストローブ/CASとレジスタブロックを選択するための信号/A(/B)と外部クロック/CKが入力されるパルス発生回路の出力である。(パルス発生回路の出力カラム動作開始信号のCACBは/CACTBの誤記と認められる。) (8)「【0038】図24〜26は、I/Oバッファコントロール回路の具体的構成を示す図である。図24(a)に示す回路から、CBQ,QLTC,BQLTC,BQBLKが得られる。図24(b)には、CKC,CEQ,QLTC,BQBLKの関係を示している。/DMODE、/QMODEは、図25(a)に示すように、それぞれカラムアドレスの入力したときのアクセスが書込みのモードか、読出しのモードかを定義するための信号で、/DMODEは/CAS,/WEが“L”でCKの立ち上がりで“L”パルスを発生、/QMODEは/CAS“L”,/WE“H”でCKの立ち上がりで“L”パルスを発生する。」(第4頁右欄第39行〜同欄末行) 図25(b)には、信号/DMODEと信号/QMODEが入力される2つのフリップフロップ回路が記載されている。 上記信号/DMODE、/QMODEは図25(a)を参照すると、カラムストローブ/CASと書込み許可信号/WEと外部クロックCKを受けるパルス発生回路によって発生されている。 (9)「【0039】図25(b)に示すように、CKDはデータ入力用クロックであり、CKの立ち上がりでデータを取り込み、次の立ち下がりでレジスタに書込むようになっている。CKQはデータ出力のための転送クロックである。CKOUTは、データ出力のための出力バッファを制御するクロックでCKOUTの立ち下がりでデータを出力し、CKの立ち上がりで出力したデータを外部のCPUが受けとれるように、出力幅を設定している。図25(c)には、CKQ,CKOUTと図25(b)の回路の途中の出力波形を示している。 【0040】図26(a)に示すようにCKDからBWLTC,CKINが得られ、図26(b)に示すようにBWLTCからWLTD,BWLTDが得られる。これらの信号波形を、図26(c)に示す。 【0041】図27は、I/Oバッファ96の具体的構成を示す図である。読出しは、BDQ,DQに出力されたデータをQLTC”H”でラッチし、CKOUTが”L”になって出力される。CKOUTが”L”になっている間に、CKが立ち上がると次のデータがDQ、BDQにデータが出力されて次の出力準備に入るようになっている。」(第5頁左欄第1行〜第5頁左欄第21行) 図27を参照すると、I/Oバッファ96のI/Oからのデータを入力する入力部は信号BWLTCを受けてI/Oからデータを受け入れる入力トランジスタ段、信号BWLTD,WLTDを受けて、入力されたデータを次段のインバータ2段からなる正帰還ループによる保持回路に入力されたデータを送ると共に入力トランジスタ段側に正帰還する回路部および信号CKINを受けて前記保持回路に保持されているデータを線DQ,BDQに伝送する段からなっている。 したがって、I/Oバッファコントロール回路95の図25(a)、(b)、図26の回路及び上記入力部はデータ信号を外部クロックCKに同期して半導体記憶装置に保持するためのラッチを形成している。 信号QLTCは図24を参照すると、外部クロックCKがゲートを通過した信号CKQの立ち上がり前縁をτiだけ遅らせた信号である。 信号CKOUTは図25(c)を参照すると、上記信号CKQの立ち上がり前縁をτfだけ遅延した信号である。 したがって、I/Oバッファコントロール回路95の図25、図24の回路及びI/Oバッファ96のデータ出力のための出力バッファは外部クロック入力端および半導体記憶装置の出力端に接続され、書込み許可信号/WEおよびカラムアドレスストローブ/CASに応答して、および外部クロックCKに同期して出力信号を出力端に保持するためのラッチを形成している。 (10)「【0030】図14は、ワードラインコントロール回路14の具体構成を示す図である。(中略)カウンタを動かすクロックCKRは図14(d)に示すように、外部クロックCKを/CKRBEGから/CKRENDで定義される間だけ分周(この実施例では2分周してあるが、何分周しても構わない)して作られる。WLの制御をカウンタの出力を用いることによって、CKのみで容易に制御することが可能となる。」(第4頁第10行〜23行) 図13によると、図14(a)の入力信号READは、信号/RLATA(または/RLATB)が”L”になると”H”になるものであり、図14(a)の入力信号RESTRは信号/RRSTA,(または/RRSTB)が”L”になると、”H”になるものである。 図12(a),(b)に示されるように、信号/RLATA(または/RLATB)、信号/RRSTA,(または/RRSTB)は書込み許可信号/WE、ロウアドレスストローブ/RAS、レジスタブロックを選択するための信号/A,/B及び外部クロックCKに応答するものである。 したがって、信号READ、RESTRは、書込み許可信号/WE、ロウアドレスストローブ/RAS、及び外部クロックCKに応答するものである。 (11)「【0033】図16は、R/D81の具体的構成を示す図である。アドレス信号によってデコードされたセルユニットに対し、WLDR0〜3によってWLn0〜3を制御している。」(第4頁左欄第38行〜41行) 図16によると、ロウアドレス信号とワードラインコントロール回路14からの信号WLDR0〜3によってワードラインWLn0〜3上の信号を制御している。 したがって、引用刊行物には、 「a’)外部クロックCKを入力する端子と、 b’-1)前記ロウコントロール回路83内の書込み許可信号/WE、ロウアドレスストローブ/RAS、レジスタブロックを選択するための信号/A,/Bおよび外部クロックCKを入力し、アドレス取込み信号/RLATA,/RLATBを出力とするパルス発生回路と、前記信号/RLATA,/RLATBを受けてロウアドレスをラッチするロウアドレスバッファ82内のアドレスラッチ回路と、カラムコントロール回路93内のカラムアドレスストローブ/CASと外部クロックCKを入力とし、カラムアドレスラッチ信号/CLATを発生するパルス発生回路と、前記信号/CLATを受けてカラムアドレスをラッチするカラムアドレスバッファ92とからなる回路と、 b’-2)I/Oバッファコントロール回路95に接続され、外部クロックCKの立ち上がりでデータを取り込み、次の立ち下がりでレジスタに書込むようになっているI/Oバッファ96の入力回路部であって、上記I/Oバッファコントロール回路95からの信号BWLTC、BWLTD、WLTDおよびCKINを受けて、I/Oからデータを受け入れる入力トランジスタ段と入力されたデータを次段のインバータ2段からなる正帰還ループによる保持回路に送ると共に入力トランジスタ段側に正帰還する回路部と前記保持回路に保持されているデータをレジスタに伝送する段からなっているI/Oバッファ96内の入力回路部と、 b’-3)前記ロウコントロール回路83内の回路であって、書込み許可信号/WE、ロウアドレスストローブ/RAS、レジスタブロックを選択するための信号/A,/B、および外部クロックCKを受けてアドレス取込み信号/RLATA,/RLATABを発生するパルス発生回路と書込み許可信号/WE、ロウアドレスストローブ/RAS、レジスタブロックを選択するための信号/A,/Bおよび外部クロックCKを受けてリストア開始信号/RRSTA,/RRSTBを発生するパルス発生回路と前記両パルス発生回路からの信号/RLATA,/RLATAB,/RRSTA,/RRSTBを受けてロウアドレス選択信号RSLCTA,RSLCTBを発生するフリップフロップを備える回路とからなる回路(以下、第1の保持回路という)と、 カラムコントロール回路93内の回路であって、カラムアドレスストローブ/CAS、レジスタブロックを選択するための信号/A,/B、および外部クロックCKを受けてカラム動作開始信号/CACTA,CACB(/CACTBの誤記と認められる)を発生するパルス発生回路および前記カラム動作開始信号を受けて信号CSLCTA、CSLCTBを出力する2つのフリップフロップを備えたカラム動作期間信号回路とからなる回路(以下、第2の保持回路という)と、 前記ロウコントロール回路83内の回路であって、ロウアドレスストローブ/RASおよび外部クロックを受けてCKRの始まり信号/CKRBEQを発生するパルス発生回路およびワードラインコントロール回路84内の回路であって、前記CKRの始まり信号/CKRBEGを受けるワードラインコントロール回路84内のフリップフロップ回路とからなる回路(以下、第3の保持回路という)と、 前記I/Oバッファコントロール回路95内の回路であって、カラムアドレスストローブ/CAS、書込み許可信号/WEおよび外部クロックCKを受け、/DMODE,/QMODE信号を発生するパルス発生回路および前記/DMODE、/QMODEパルスを受ける2つのフリップフロップ回路とからなる回路(以下、第4の保持回路という)と、 c’)前記I/Oバッファ96のデータ出力のための出力バッファであって、データを前記I/Oバッファコントロール回路95からのQLTC”H”でラッチし、CKOUTの立ち下がりで出力し、CKの立ち上がりで出力したデータを外部のCPUが受け取れるようにされた出力端I/Oに接続された出力バッファと、 d’)複数のワードラインWLと、 e’)ロウアドレスバッファと前記複数のワードラインWLに接続されたR/D回路81とワードラインコントロール回路84とからなり、前記複数のワードラインWLを駆動する回路と、 f’)複数のワード線及びビット線BLn,BBLnにそれぞれ接続されるNAND型メモリセルユニットからなるM/Cアレイ70と、 g’)前記ビット線に接続されるセンスアンプS/A71と、 h’)前記センスアンプS/A71および前記出力バッファに接続されるレジスタ72と を備えた半導体記憶装置」(以下、「引用発明」という)が記載されているものと認められる。 3.対比 3-a)上記引用発明における外部クロックCKはクロック信号であり、そして半導体記憶装置は外部クロックCKを外部から受けるための端子を備えているものと認められるから、本願発明と同様にクロックノードを備えているものと認められる。 そして、上記(4)に記載されているように、引用発明の内部の信号は外部クロックCKに同期しているものである。 3-b)引用発明の書込み許可信号/WE、レジスタブロックを選択するための信号/A,/B、カラムアドレスストローブ/CAS、ロウアドレスストローブ/RASはそれぞれ制御信号である。 引用発明の半導体記憶装置は集積回路メモリデバイスである。 本願発明の「メモリ素子」もメモリデバイスである。 3-b-1)引用発明の前記ロウアドレスコントロール回路83内のアドレス取込み信号/RLATA,/RLATBを出力するパルス発生回路および前記カラムコントロール回路93内のカラムアドレス信号/CLATを出力するパルス発生回路は外部クロックCKを受けている。そして図8,10に示されるように外部クロックCKと同期をとっている。 したがって、引用発明のb’-1)の回路は、外部クロックCKの入力端に接続され、外部クロックCKに同期してアドレス信号を半導体装置に保持するためのラッチを構成している。 3-b-2)引用発明の上記入力回路部はその回路構成からラッチを構成している。 したがって、引用発明のb’-2)の回路は、外部クロックCKの入力端に接続され、外部クロックCKに同期してデータを半導体装置に保持するためのラッチを構成している。 3-b-3)引用発明の第1の保持回路は、図8,10に見られるように、ロウアドレスストローブ/RASが発生しているときにレジスタを選択する信号/A(または/B)を外部クロックCKに同期してラッチしたものと認められる。 引用発明の第2の保持回路は、図11に見られるように、外部クロックCKの入力端に接続され、カラムアドレスストローブ/CASが発生しているときにレジスタブロックを選択するための信号/A,/Bを外部クロックCKに同期してラッチしたものと認められる。 引用発明の第3の保持回路は、図10に見られるように、外部クロックCKの入力端に接続され、ロウアドレスストローブ/RASを外部クロックCKに同期してラッチしたものと認められる。 上記第4の保持回路は、外部クロックCKの入力端に接続され、カラムアドレスストローブ/CASが発生しているときに制御信号である書込み許可信号/WEとその反転信号とを外部クロックに同期してラッチしているものである。 したがって、引用発明においても、外部クロックCKに同期して半導体装置内の複数のラッチが動作し、アドレス信号、データ信号、および制御信号を半導体装置に保持している点においては本願発明と一致している。 3-c)図27に示されるように、I/OバッファはDQ,BDQ上のデータを信号QLTCで保持するためのたすき掛け接続されたトランジスタによる保持回路と信号CKOUTで前記保持されたデータを入力するたすき掛け接続されたNANDゲートによる保持回路が記載されている。 そして、引用発明のI/Oバッファコントロール回路95は外部クロックCKと書込み許可信号/WEとカラムアドレスストローブ/CASを受けて信号QLTC,CKOUTを作成するものである。 したがって、引用発明のI/Oバッファコントロール回路95内の外部クロックCKと書込み許可信号/WEとカラムアドレスストローブ/CASを受けて信号QLTC,CKOUTを作成する回路およびI/Oバッファ96の出力部は、本願発明と同様に、外部クロックCKの入力端とデータ出力端に接続され、制御信号である書込み許可信号/WEとカラムアドレスストローブ/CASに応答して、および外部クロックCKに同期して出力信号をデータ出力端に保持するためのデータラッチを構成している。 3-d)引用発明のワードラインはワード線であるので、引用発明は、本願発明と同様、複数のワード線を備えている。 3-e)ワードラインコントロール回路の出力の上記WLDR0〜3は図14を参照すると図14(b)のカウンタにより図8に見られるように外部クロックCKを利用して順次起動されているものである。 したがって、引用発明は、本願発明と同様、複数のワード線WLnに接続され、制御信号である書込み許可信号/WE、ロウアドレスストローブ/RASとアドレス信号であるロウアドレス信号に応答して、前記複数のワードラインを順次起動するワードラインコントロール回路84及びR/D81を備えている。 3-f)引用発明のNAND型メモリセルユニットは本願発明のNAND構造化されたメモリセルに相当する。 図3を参照すると、上記ビット線BLnとビット線RBLnはセンスアンプ部のS/Aの2つの相補入出力端にそれぞれに接続されているので1対の相補なビット線である。 そして、1対のビット線のそれぞれにNANDメモリセルユニットが接続されている。 したがって、引用発明は、本願発明と同様に、複数のワードラインおよび相補ビット線に接続されるNAND構造化された1対のメモリセルを備えている。 しかしながら、複数のワード線がそれぞれ交互にインタリーブされていない点で本願発明と相違する。 3-g)図3を参照するとビット線BLnにはセンスアンプ部が接続されている。 したがって、引用発明は、本願発明と同様に、ビット線に接続されるセンスアンプを備えている。 3-h)図3を参照すると、S/Aの出力はGBLゲートがオンのときレジスタバッファ30に信号/GBLn、GBLnとして伝送される。図3,図4,図5を参照すると、レジスタバッファ30とレジスタ群40とは信号X,Yで関連付けられ、そして、レジスタ群40は信号DQ0〜3と信号PTA0〜3、PTB0〜3と信号CSLAn、CSLBnがとが関連している。 一方、図7を参照するとレジスタ72とS/A71との間には信号/GBL、GBLがあり、そしてレジスタ72とI/Oバッファ96の間には信号DQ、BDQがあり、そしてレジスタ72とC/D91の間には信号CSLAn、CSLBnがあり、またレジスタ72とデータトランスファコントロール回路85との間には信号PTA0〜3、PTB0〜3がある。 したがって、レジスタバッファ30と2つのレジスタ群40は図7のレジスタ72の内部構成であると認められる。 そして上記(3)及び図5によると2つのレジスタ群40はそれぞれ1個のメモリセルユニット内のセル数と等しい4個のレジスタからなり、4個の各レジスタは信号PTA0〜3、PTB0〜3、信号CSLAn、CSLBnによって選択されるものであるので、ランダムアクセス構造である。 本願請発明の「複数のランダム・アクセス記憶レジスタ」の解釈については、上記特許法第36条第4項及び第6項についてで述べたように、1,2の解釈があるが、1の解釈には、引用発明のレジスタ群A、レジスタ群Bが対応し、2の解釈には、各レジスタ群内の4個のレジスタが対応する。 したがって、引用発明は、本願発明と同様に、センスアンプS/AおよびI/Oバッファのラッチに接続される複数のランダムアクセス構造のレジスタを備えている。 以上のことから、引用発明と本願発明とは次の点で相違し、その余は一致する。 相違点1:上記3-fにおいて、本願発明ではワード線がそれぞれ交互にインタリーブされているの対して引用発明ではインタリーブされていない点 4.当審の判断 相異点1について: 本願明細書に添付された図FIG.1には、センスアンプ154の折り返された相補ビット線BL,/BLにはそれぞれNAND構造化されたメモリセルが接続されており、それぞれのメモリセルへのワード線がそれぞれ交互にインタリーブされた配置が記載されている。 本願発明の「それぞれ交互にインタリーブされた複数のワード線」は上記FIG.1のワード線の配置を言うものと認められる。 なお、この配置について、本願明細書の発明の詳細な説明を見てもその技術的意義は説明されていない。 しかしながら、センスアンプ154の相補ビット線BL,/BLを折り返し、該折り返された相補ビット線それぞれに接続された複数のメモリセルへのワード線をそれぞれ交互にインタリーブする配置構成は、拒絶理由において指摘しているように、慣用手段にすぎない。 そして、NAND構造化されたメモリセルによるメモリデバイスに適用することを妨げる格別の要因も認められない。 したがって、NAND構造化されたメモリセルを用いたメモリ素子においても、センスアンプ154の相補ビット線BL,/BLを折り返し、該折り返された相補ビット線それぞれに接続されたNAND構造化されたメモリセルへのワード線をそれぞれ交互にインタリーブする配置を採用することは当業者が容易になしえることができたものと認める。 5.したがって、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 III.むすび したがって、本願発明は、特許法第36条第4項または第6項または特許法第29条第2項の規定により特許を受けることができない。 |
| 審理終結日 | 2002-09-09 |
| 結審通知日 | 2002-09-20 |
| 審決日 | 2002-09-25 |
| 出願番号 | 特願平8-519052 |
| 審決分類 |
P
1
8・
536-
Z
(G11C)
P 1 8・ 121- Z (G11C) P 1 8・ 537- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
斎藤 操 村上 友幸 |
| 発明の名称 | 同期式NAND型DRAMアーキテクチャ |
| 代理人 | 前島 旭 |
| 代理人 | 橘谷 英俊 |
| 代理人 | 佐藤 一雄 |
| 代理人 | 玉真 正美 |