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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1077388 |
| 審判番号 | 不服2000-13373 |
| 総通号数 | 43 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-09-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-08-24 |
| 確定日 | 2003-05-22 |
| 事件の表示 | 平成5年特許願第58763号「半導体メモリの書き込み方法及び書き込み回路」拒絶査定に対する審判事件[平成6年9月30日出願公開、特開平6-275080]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯、本願発明 本願は、平成5年3月18日の出願であって、その請求項2に係る発明は、平成14年11月11日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項2に記載された次のとおりのものと認める。 「【請求項2】 チップ選択信号(CSB)と外部ライトイネーブル信号(WEB)とデータ入力信号(DIN)とメモリブロック選択信号(BS)とに基づき論理信号を生成する論理信号生成回路を有し、 前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路とを所定メモリブロック毎に備えたことを特徴とする半導体メモリの書き込み回路。」 2.引用例に記載された発明 これに対して、当審において平成14年12月6日付けで通知した拒絶の理由に引用された特開平4-69893号公報(以下、「引用例1」と言う。)には、半導体記憶装置の書き込みのための周辺回路に関して、「書込みパルス発生回路WPGは、その入力端子にデータ入力端子Dinを介して入力された書き込みデータが、データ線入力バッファDIBを介して供給される。」(第4頁左下欄第4〜7行)、「タイミング制御回路TCに含まれるライト系の回路は、書き込み制御信号WE・CSを形成する回路と、内部書き込み信号WEI等を形成する回路からなる。すなわち、制御端子から供給されるチップセレクト信号/CS、ライトイネーブル信号/WEは、入力バッファB1とB2を介して内部に取り込まれる。上記信号は、インバータ回路N1とN2により反転され、一方において上記書き込み制御信号WE・CSを形成する論理積回路G3に入力される。」(第4頁左下欄第18行〜同頁右下欄第7行)、「書き込みパルス発生回路WPGは、上記のような書き込み制御信号WE・CSと相補書き込みデータとを受けて、前記の共通相補データ線CD、/CDに伝えられる書き込みパルスWP、/WPを形成する。共通データ線CDに伝えられる書き込みパルスWPは、上記書き込み制御信号WE・CSと、反転の内部書き込みデータとを受ける論理積回路G4と、その出力信号と反転遅延信号を受ける論理積回路G5及び出力インバータ回路N9から構成される。上記反転遅延信号は、バッファ回路B6、インバータ回路N8及びバッファ回路B7から構成される。上記インバータ回路N9の出力信号は、上記遅延回路により設定された遅延時間だけロウレベルにされる書き込みパルスWPとされる。反転の共通データ線/CDに伝えられる書き込みパルス/WPは、上記書き込み制御信号WE・CSと、非反転の内部書き込みデータとを受ける前記同様な論理積回路と、その出力信号と前記同様な反転遅延信号を受ける論理積回路及び出力インバータ回路から構成され、遅延回路により設定された遅延時間だけロウレベルにされる書き込みパルス/WPが形成される。」(第5頁右上欄第3行〜同頁左下欄第5行)と記載されており、これらの記載及び図面の記載から、引用例1には、 制御端子から供給されるチップセレクト信号(/CS)とライトイネーブル信号(/WE)とデータ入力端子(Din)を介して入力される書き込みデータとに基づき論理信号を生成するタイミング制御回路(TC)と論理積回路(G4、G4の下側)よりなる回路を有し、 前記論理信号を入力して遅延するバッファ回路(B6とB7、B6とB7の各下側)とインバータ回路(N8、N8の下側)よりなる回路と、前記論理信号と前記バッファ回路とインバータ回路よりなる回路の出力信号との論理をとりデータ書き込みに必要なパルス幅の書き込みパルス(WP、/WP)を出力する論理積回路(G5、G5の下側)とインバータ(N9、N9の下側)よりなる回路とを備えた半導体記憶装置の書き込みのための周辺回路 が記載されていると認められる。(第1図において符号が付されていない回路について、符号の代わりに第1図における相対的位置を括弧内に記した。) 同じく引用された特開昭62-291788号公報(以下、「引用例2」と言う。)には、メモリ回路に関して、「第3図において、第1図と異なる点は、ブロック選択相補信号Y、Y、及びそれらを入力とするインバータI7、I8が書き込みドライバー回路2、5に挿入されている点である。例えば、メモリセルアレイ3を選択した時は、Yをハイレベル、/Yをロウレベルにする事により、書き込みドライバー回路5を非活性状態にできるため、消費電力を小さくする事ができるという利点がある。」(第3頁左上欄第20行〜同頁右上欄第7行)と記載されており、該記載及び図面の記載から、引用例2には、 半導体メモリの書き込み回路において、外部ライトイネーブル信号(WE)とデータ入力信号(Din)とメモリブロック選択信号(Y、/Y)に基づき論理信号を生成して書き込みパルス(WB1、WB2)としメモリブロック(3、4)に供給すること が記載されていると認められる。 同じく引用された特開平4-302894号公報(以下、「引用例3」と言う。)には、「一般に、既存のDRAM構造は中央に配置された制御論理を中心にして均等に分散されたメモリ・アレイを有する。中央に配置された制御論理は、メモリの所定の部分を選択的にアクティブにしてデータを所定のメモリ位置に読み書きできるようにするためのクリティカル・タイミング制御信号を発生する。この構造の主な問題点は、中央に配置された制御論理から最も離れたメモリ・セルへと、かなりの距離を送らなければならないクリティカル・タイミング制御信号に固有の時間遅延があることである。中央に配置された制御論理を有することによって起こる問題は、クリティカル・タイミング制御信号がダイのいろいろな部分で互いにずれること(ｓkeｗ)に関連する問題である。ダイのいろいろな部分でクリティカル・タイミング信号がずれることにより起こる影響としては、ワード・ライン・ドライバがDRAMアレイ内のDRAMビット・セルの列にアクセスするときに誤動作を起こしたり、トランジスタを破壊的にバイアスするような時点で制御信号を発生してしまうことがあるが、これらに限定されるものではない。概して、メモリ構造に起因するこれらの影響により、DRAM回路の全体的な性能と信頼性とが損なわれる。」(段落0003)、「メモリ・セル・アレイの部分に隣接して第1手段が設けられる。第1手段は、アドレス入力とタイミング制御信号とを受け取る。第1手段は、第1部分解読信号と、解読およびタイミング制御情報を有する第2信号とを与える。第1部分解読信号と第2信号とは、所定の時間にメモリ・セル・アレイの所定の部分をアドレス指定する。第2手段は各メモリ・セル・アレイに結合されて、第1部分解読信号と第2信号とを受け取る。第2手段は、第1部分解読信号と第2信号とを解読して、少なくとも1つのアレイ内の所定の列のDRAMセルをアクティブにする選択信号を与える。第2信号はクリティカル・タイミングを生成するために用いられ、タイミング制御信号に関連する固有のクロックのズレにかかわらず、DRAMセルの所定の列をいつアクティブにするかを正確に制御する。」(段落0004)、「28のような局所列デコーダ部はそれぞれ、タイミング制御信号RAS”と全体アドレス信号とを受け取り、かつ、タイミング制御信号RAS”が各DRAMセル・アレイのクリティカル・ワードライン信号の生成を制御するので、DRAMダイのいろいろな部分で、互いにずれたタイミング信号RASとその派生信号とを有することの影響が排除される。」(段落0016)と記載され、さらに、「RAS制御信号のズレの影響を小さくするために、解読論理とクリティカル・タイミング制御論理の両方を分散することは、DRAM回路内のCAS回路内のCAS制御信号やその他のクリティカル・タイミング信号にも適用することができる。」(段落0019)と記載されており、DRAM以外の半導体メモリのクリティカル・タイミング信号にも適用することは自明のことであるから、これらの記載及び図面の記載から、引用例3には、 半導体メモリにおいて、クリティカルなタイミング信号を供給するにあたり、中央に配置されたタイミング制御論理からのタイミング信号がダイのいろいろな部分で互いにずれる影響を小さくするために、タイミング制御論理を分散して設けること が記載されていると認められる。 3.本願発明と引用例に記載された発明との対比 本願の請求項2に係る発明(以下、「前者」と言う。)と引用例1に記載された発明(以下、「後者」と言う。)とを対比すると、 後者の「制御端子から供給されるチップセレクト信号(/CS)とライトイネーブル信号(/WE)」、「データ入力端子(Din)を介して入力される書き込みデータ」は、前者の「チップ選択信号と外部ライトイネーブル信号」、「データ入力信号」にそれぞれ相当し、 後者の「タイミング制御回路(TC)と論理積回路(G4、G4の下側)よりなる回路」は、論理信号を生成するのであるから、前者の「論理信号生成回路」に相当し、 後者の「バッファ回路(B6とB7、B6とB7の各下側)とインバータ回路(N8、N8の下側)よりなる回路」は、論理信号を入力して遅延するのであるから、前者の「遅延回路」に相当し、 後者の「書き込みパルス(WP、/WP)を出力する論理積回路(G5、G5の下側)とインバータ(N9、N9の下側)よりなる回路」は、前者の「書き込みパルスを出力する論理回路」に相当し、 後者の「半導体記憶装置」、「書き込みのための周辺回路」は、前者の「半導体メモリ」、「書き込み回路」にそれぞれ対応している。 そして、後者の「前記論理信号を入力して遅延するバッファ回路(B6とB7、B6とB7の各下側)とインバータ回路(N8、N8の下側)よりなる回路と、前記論理信号と前記バッファ回路とインバータ回路よりなる回路の出力信号との論理をとりデータ書き込みに必要なパルス幅の書き込みパルス(WP、/WP)を出力する論理積回路(G5、G5の下側)とインバータ(N9、N9の下側)よりなる回路」も、前者の「前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路」も、それらの機能から見て、共に、書き込みパルス生成回路と言うことができる。 したがって、両者は、「チップ選択信号と外部ライトイネーブル信号とデータ入力信号とに基づき論理信号を生成する論理信号生成回路を有し、前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路とからなる書き込みパルス生成回路を備えた半導体メモリの書き込み回路。」である点で一致し、以下の点で相違している。 [相違点] 前者が、書き込みパルス生成回路の入力信号となる論理信号をメモリブロック選択信号にも基づいて生成しており、書き込みパルス生成回路を所定メモリブロック毎に備えているのに対して、後者は、書き込みパルスのメモリブロックへの供給をメモリブロック選択信号によって制御するものではなく、書き込みパルス発生回路の入力信号となる論理信号をメモリブロック選択信号に基づいては生成しておらず、書き込みパルス生成回路を所定メモリブロック毎に備えるものでもない点。 4.当審の判断 上記相違点について検討する。 引用例2に、半導体メモリの書き込み回路において、外部ライトイネーブル信号とデータ入力信号とメモリブロック選択信号に基づき論理信号を生成して書き込みパルスとしメモリブロックに供給することが記載されているから、後者において、書き込みパルスのメモリブロックへの供給をメモリブロック選択信号によって制御することは、当業者が格別に思考することなく推考し得たことであり、その際に、引用例3に、半導体メモリにおいて、クリティカルなタイミング信号を供給するにあたり、中央に配置されたタイミング制御論理からのタイミング信号がダイのいろいろな部分で互いにずれる影響を小さくするために、タイミング制御論理を分散して設けることが記載されており、後者の書き込みパルス信号もクリティカルなタイミングの信号であり、書き込みパルス生成回路は該クリティカルなタイミングの信号を生成する回路であるから、書き込みパルス生成回路を所定メモリブロック毎に設け、書き込みパルス生成回路の入力信号となる論理信号をメモリブロック選択信号にも基づいて生成するようにすることは、当業者が容易になし得たことである。 5.まとめ 以上のとおりであるので、本願の請求項2に係る発明は、引用例1〜3に記載された発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2003-03-20 |
| 結審通知日 | 2003-03-25 |
| 審決日 | 2003-04-08 |
| 出願番号 | 特願平5-58763 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
村上 友幸 山本 穂積 |
| 発明の名称 | 半導体メモリの書き込み方法及び書き込み回路 |
| 代理人 | 鵜沼 辰之 |