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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1077523
審判番号 不服2000-13653  
総通号数 43 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1998-10-13 
種別 拒絶査定不服の審決 
審判請求日 2000-08-29 
確定日 2003-05-29 
事件の表示 平成 9年特許願第505812号「非事前充電冗長アドレス突き合わせのためのアドレス比較」拒絶査定に対する審判事件[平成 9年 1月30日国際公開、WO97/03401、平成10年10月13日国内公表、特表平10-510654]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、1996年6月19日(パリ条約による優先権主張外国庁受理1995年7月11日 米国)を国際出願日とする出願であって、平成10年12月24日付の拒絶理由に対して平成11年7月19日付の補正書が提出され、その後平成11年9月3日付の拒絶理由に対して平成12年3月21日付の補正書が提出されたが、平成12年5月19日付で前記平成12年3月21日付の補正書は補正却下され、そして拒絶査定がなされたものである。
これに対し、同年8月29日に拒絶査定に対する審判請求がなされるとともに、同年9月28日付で手続補正がなされたものである。

2.平成12年9月28日付の手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]平成12年9月28日付の手続補正を却下する。
[理由]本件補正により、特許請求の範囲の請求項1は、
「n個のアドレス・ビットを受け取る集積回路であって、前記n個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路素子(26,28)と、
アクティブなときに、少なくとも1つの一次メモリ回路素子(26,28)が1つの冗長メモリ回路素子(30,32)で置き換えられることを示すプログラム可能なマスタ条件信号(220)を記憶し与える、溶融可能なリンク(210)を含むプログラム可能なマスタ記憶装置(212)であり、前記溶融可能なリンクと直列接続された単一のp型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された2つのCMOSインバータとを更に含むプログラム可能なマスタ記憶装置(212)と、
前記冗長メモリ回路素子(30,32)が対応するアドレス・マッチング回路(200)を有することであり、
n個のアドレス・ビットの内の2個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子(26,28)の内の一意のものの部分的なアドレスに対応している4個の事前復号化アドレス信号をそれぞれが受け取る複数のサブマッチ回路(201,224)と、
前記複数のサブマッチ回路(201,224)の各々が、4つのヒューズ(202a-202d)であり、該ヒューズの各々がプログラムされたバイナリ状態に工場でプログラム可能であると共に前記4個の事前復号化アドレス信号の内の一意のものに対応していることから成る4つのヒューズ(202a-202d)と、前記事前アドレス信号の各々に対する2つのみのトランジスタ(204,206)と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含むことと、
動作中、前記4つのヒューズの内の1つが前記プログラムされた第1バイナリ状態にプログラムされると共に、前記4つのヒューズの内の残りのヒューズが第2のプログラムされた第2バイナリ状態にプログラムされることと、
前記サブマッチ回路(201,224)の各々が、前記マスタ条件信号と、前記一次回路素子(26,28)の前記n個のアドレス・ビットの内の2個に対応している前記4個の事前復号化アドレス信号のバイナリ値とに応答して、非事前充電出力線上にバイナリ・サブマッチ信号を提供することと、を含むことから成るアドレス・マッチング回路(200)を有することと、
マッチ回路(226)であり、大きな非事前充電のファンインを有すると共に、アクティブである前記非事前充電サブマッチ信号の全てに応じてマッチ回路信号(228)を起動するために前記複数のサブマッチ回路(201,224)の前記非事前充電出力線(222)の各々と結合されたNOR回路を備え、起動された前記マッチ回路信号が用いられて、前記一次回路素子(26,28)が前記n個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする一方で、前記冗長回路素子(30,32)を前記n個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルすることから成るマッチ回路(226)と、
を含むことから成る集積回路。」
と補正された。
平成12年3月21日付の補正書は補正却下されているので、平成11年7月19日付の補正書に基づく請求項1(以下、「基準請求項」という)の記載を基準として上記本件補正の適否を検討する。

本件請求項の「一次メモリ回路素子」及び「冗長メモリ回路素子」は基準請求項の「一次回路素子」及び「冗長回路素子」が「メモリ」であること、本件請求項の「アドレス・マッチング回路」は基準請求項の「マッチング回路」が「アドレス」に関してものであること、本件請求項の「n個のアドレス・ビットの内の2個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子(26,28)の内の一意のものの部分的なアドレスに対応している4個の事前復号化アドレス信号」は基準請求項の「前記一次回路素子に対する前記n個のアドレス・ビットのうちの少なくとも2個のアドレス・ビットのとり得るバイナリ値」が「4個の事前復号化アドレス信号」であること、本件請求項の「非事前充電出力線」は基準請求項の「非事前充電線」が「出力」線であること、本件請求項の「バイナリ・サブマッチ信号」は基準請求項の「サブマッチ信号」がバイナリであることをそれぞれ限定したものである。
そして、
(イ)本件補正の「アクティブなときに(中略)プログラム可能なマスタ記憶装置(212)と」は、基準請求項の「アクティブなときに、少なくとも1つの一次回路素子が置き換えられることを示すプログラム可能なマスタ条件を記憶し与えるプログラム可能なマスタ記憶装置」について、「置き換えられる」のが「1つの冗長メモリ回路素子(30,32)で置き換えられる」こと及び「マスタ条件を記憶し与える」ための構成として「溶融可能なリンク(210)を含む」こと及び「前記溶融可能なリンクと直列接続された単一のp型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された2つのCMOSインバータとを更に含む」構成であることの限定を付加したものである。
(ロ)本件補正の「n個のアドレス・ビットに対応していると共に(中略)複数のサブマッチ回路、前記複数のサブマッチ回路(201,224)の各々が(中略)を更に含むことと、動作中(中略)プログラムされることと、前記サブマッチ回路(201,224)の各々が(中略)バイナリ・サブマッチ信号を提供することと」は、基準請求項の「サブマッチ回路」が前記「4個の事前復号化アドレス信号を受け取る」こと、基準請求項の「前記マスタ条件及び前記n個のアドレスビットのうちの前記少なくとも2個のアドレス・ビットのうちの前記バイナリ値に応答」する構成として「前記事前復号化アドレス信号の各々に対する2つのみのトランジスタ(204,206)と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含む」構成であること及び基準請求項の「少なくとも4個のプログラム可能な2状態記憶装置」が「4つのヒューズ」であること及び「工場で」プログラムされること、との限定を付加したものである。
(ハ)本件補正の「マッチ回路であり、(中略)から成るマッチ回路(226)と」は、基準請求項の「マッチ回路」の「複数のサブマッチ回路に結合されて」の結合構成を「前記複数のサブマッチ回路(201,224)の前記非事前充電線(222)の各々と結合される」ものであること及び前記「マッチ回路」が「NOR回路」であり「大きな非事前充電のファンインを有する」ものであることの限定を付加するものである。
したがって、本件補正は特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の前記請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第4項の規定に適合するか)について以下に検討する。

(A)引用例
これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和63年6月10日(1988年6月10日)に頒布された特開昭63-138599号公報(以下、「引用刊行物1」という)には、次の事項が記載されている。
(1)「[1]複数の正規のメモリセルと、少なくとも1個の冗長メモリセルとを備え、前記複数の正規のメモリセル中に不良のメモリセルがある場合、該不良メモリセルへのアクセスを禁止しかつ当該不良メモリセルを前記冗長メモリセルで置換できるように構成された半導体記憶装置において、
入力されるアドレス信号をデコードする正規のデコーダと、
該正規のデコーダの入力側に設けられ、前記アドレス信号のうち前記不良メモリセルに対応するアドレス信号を入力するための各アドレス信号毎に設けられたバッファ回路、
該バッファ回路を介して入力されるアドレス信号をデコードするための冗長メモリセル用の冗長デコーダ本体、
及び上記バッファ回路と冗長デコーダ本体間に各アドレス信号毎に設けられ上記不良メモリセルに対応するアドレス信号が入力された時当該冗長デコーダ出力がアクティブになるように適宜切断されるプログラム素子からなる冗長デコーダとを備えたことを特徴とする半導体メモリ装置。
[2]前記バッファ回路は、前記冗長デコーダが未使用の際には常に該冗長デコーダが非選択となるレベルを出力するものであることを特徴とする特許請求の範囲第1項記載の半導体メモリ装置。」(請求項1、2)
(2)「第1図は本発明の一実施例による半導体メモリ装置に設けられた冗長デコーダのアドレスセレクタの回路で、図において、101〜103,111〜113,121〜123,131〜133はバッファ回路301,311,321,331を構成するトランジスタ、104,114,124,134はレーザなどで溶断されるプログラミングヒューズ、141は冗長デコーダの使用/不使用を示すSDE(Spare Detecter Enable)信号である。
第2図は冗長デコーダの全体構成を示す図で、201は冗長デコーダ本体、202〜205は第1図に示したものと同様のアドレスセレクタ、502は従来例のものと同様のヒューズラッチであり、上記SDE信号を出力するものである。
次に動作について説明する。まずアドレス信号Yn(n = 0〜15)はアクティブ ”H”、即ち選択されたアドレス信号のみが ”H”になり、他のアドレス信号は ”L”、またスタンバイ状態では全アドレス信号が ”L”であるとする。まず該冗長デコーダが未使用のとき、即ちヒューズラッチ502のプログラミングヒューズが溶断されていないときはSDE信号は ”L”であり、トランジスタ103,113,123,133は非導通状態にある。従ってY4i〜Y4i+3のアドレス信号のうち1つが”H”レベルになってもそのアドレス信号に関するバッファの出力は”L”になりえず、また他の3つのアドレス信号は ”L”なので、それに関するバッファのPチャネルトランジスタ、即ち101,111,121,131のうちの3つが導通し、また本記憶装置がスタンバイ状態では101,111,121,131の4つのトランジスタが全て導通しているので、出力ノード140は常に”H”になる。即ちアドレスセレクタ202〜205の出力206〜209全てが常に”H”なのでデコーダ201の出力は常に”L”、即ち非選択になる。
次にヒューズラッチ502のプログラムヒューズを溶断すると、SDE信号141は”H”になるのでバッファの出力ノード142〜145はそれぞれアドレス信号Y4i〜Y4i+3の反転データとなるが、このうちプログラムヒューズを溶断したノードのデータは出力ノード140に伝達されず、結局プログラミングヒューズを溶断しなかった系のアドレス信号の反転データが出力ノード140に現れる。従ってアドレスセレクタの出力206〜209にはそれぞれY0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうち各々1つのアドレス信号の反転データが現れ、デコーダ201ではその状態に従って選択/非選択状態となる。」(第4頁左下欄第13行〜第5頁右上欄第1行)
(3)「また、上記実施例ではダイナミックRAMのコラムデコーダについて説明したが、ダイナミックRAMのロウデコーダやスタチックRAMのデコーダにも勿論適用できる。」(第5頁右上欄第14〜17行)
(4)「次に動作について説明する。第4図の正規のデコーダにはコラムアドレスバッファの出力CA1,/CA1,CA2,/CA2,・・・,CA8,/CA8をプリデコードした信号Y0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうちから1本づつ、計4本のアドレス信号が入力され、4本のアドレス信号が全てアクティブなレベルになるデコーダが選択される。尚、このようなアドレスのプリデコードはデコーダの簡単化の為にCMOSメモリではよく用いられる方法である。」(第3頁左下欄第13行〜同頁右下欄第2行)
(5)「第6図はヒューズラッチの回路の一構成例で、601はレーザ等によって溶断されるプログラミングヒューズ、603〜605はリンクが溶断されているか否かの情報をラッチするラッチ回路本体502aを構成するトランジスタである。」(第3頁左下欄第1行〜同欄第5行)
(6)「ヒューズラッチ502の回路は第6図に示す通りであって、プログラミングヒューズ601が溶断されていないときにはその電気抵抗は抵抗素子602に比べてはるかに小さくノード606は”H”レベルになるので、トランジスタ604,605で構成されたインバータを介したヒューズラッチの出力ノード607は”L”レベルになり、プログラミングヒューズ601を溶断すると、ノード606は”L”レベル、ノード607は”H”レベル即ちアクティブレベルになる。ここではトランジスタ603はプログラミングヒューズ601を溶断したときのノード606の浮き上がり防止用のものである。」(第3頁右下欄第14行〜第4頁左上欄第6行)

また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成3年12月13日(1991年12月13日)に頒布された特開平3-283196号公報(以下、「引用刊行物2」という)には、次の事項が記載されている。
(7)「ここで冗長判定回路10は、インバータ10aと、電源ラインVDD及び接地ラインGND間に直列に改装された抵抗R2及びヒューズ11a、11bとを備え、抵抗R2及びヒューズ11a間がインバータ10aの入力側と、PMOSトランジスタP6を介して電源ラインVDDとに接続されている。そして、インバータ10aの出力が、PMOSトランジスタP6のゲートとNOR回路4bとに供給されている。」(第4頁右下欄第8行〜同欄第17行)
(8)「冗長のメモリセルを使用する必要がないから、ヒューズ8a,8b,11a,11bの何れも切断しない。すると、冗長判定回路10において、インバータ10aの入力側が、ヒューズ11a及び11bを介して接地ラインGNDに接続されるため、インバータ10aの出力が、”H”になるから、PMOSトランジスタP6がオフ状態になり、且つ、インバータ10aの出力が供給されるNOR回路4bは”L”となる。(中略)即ち、冗長判定回路10は、メモリセルが全て正常である場合、冗長ロウ・デコーダの動作を止める働きをする。」(第5頁左上欄第4行〜同欄第16行)
(9)「ヒューズ11a及び11bが切断された冗長判定回路10にあっては、インバータ10aの入力側が抵抗R2を介して電源ラインVDDのみに接続されるから、インバータ10aの出力が”L”となる。すると、PMOSトランジスタP6がオンとなってインバータ10aの入力側に安定した電源が供給され、インバータ10aの出力が”L”に安定するから、NOR回路4bの出力はNAND回路4aの出力のみによって決まることになる。」(第5頁右上欄末行〜同頁左下欄第9行)

上記(4)の記載によると、「正規のデコーダ」は、コラムアドレスバッファに入力されたアドレス・ビット(CA1,・・・,CA8)の内の2個のアドレス・ビットに対応したものをプリデコーダした信号Y0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうちから1本づつ、計4本のアドレス信号が入力されるものであり、そしてプリデコードした信号をアドレス信号と呼んでいるものである。(以後、前記「プリデコードした信号」Ynを、本来のアドレス信号と区別するために、「プリデコードしたアドレス信号」という)
そして、上記(1)の「正規のデコーダ」は「複数の正規のメモリセル」に対するものと認められるので、上記(1)の「半導体メモリ装置」は、アドレス・ビットを受け取るものであって、前記アドレス・ビットによって選択できる複数の正規のメモリセルと、少なくとも1個の冗長メモリセルを備えるものである。

上記(1)の請求項[2]に係る構成は、上記(2)及び第2図を参照すると「ヒューズラッチ502」が、その出力信号である「SDE信号141」を「冗長デコーダ」内の各「アドレスセレクタ202〜205」内の「バッファ回路」に与えることによってなされるものである。そして、上記(2)の記載によると、該「ヒューズラッチ502」は「従来例のものと同様のヒューズラッチであり」、従来例のヒューズラッチは上記(5)、(6)及び第6図に示されており、トランジスタ604,605の回路構成はCMOSインバータであり、プログラムヒューズ601と直列接続されているトランジスタ603は、該プログラムヒューズ601が溶断状態にあるときに”L”レベルのノード606が浮き上がるのを防止するものである。そしてノード606が”L”レベルの時、ゲート入力”H”レベルのときに導通して、ノード606を”L”レベルにラッチするものであるから、トランジスタの型はn型である。
したがって、「ヒューズラッチ502」は、プログラミングヒューズ601と直列接続された単一のn型トランジスタ603と前記プログラミングヒューズ601の状態をラッチするように配線された1つのCMOSインバータ(604,605)とを含むものである。
そして、上記(2)の記載から、上記「ヒューズラッチ502」は、その出力が”H”レベルのときに、冗長デコーダの使用を決定するためのプログラミング可能なSDE信号を記憶し与える、溶融可能なプログラミングヒューズを含むプログラム可能なヒューズラッチである。

また、上記(2)及び第2図を参照すると、「アドレスセレクタ(503〜506)」へ入力されるアドレス信号に付されている符号は第4図の上記「プリデコードしたアドレス信号」の符号Ynと同じものである。
したがって、各「アドレスセレクタ(503〜506)」は、各々が前記アドレス・ビットの内の2個のアドレス・ビットに対応している上記4つの「プリデコードしたアドレス信号(Y4i〜Y4i+3)」をそれぞれ受け取るものである。

そして、第1図に示されるように、前記各「アドレスセレクタ(503〜506)」は、上記(1)の「プログラミング素子」である4つのプログラミングヒューズ(104,114,124,134)を含んでおり、そして、前記「プログラミングヒューズ(104,114,124,134)」はそれぞれ、各プリデコーダしたアドレス信号毎に設けられているので、4つのプリデコードしたアドレス信号の一意のものに対応している。

また、上記(1)に記載の「バッファ回路」は、上記(2)及び第1、2図を参照すると、前記各アドレスセレクタ(503〜506)に含まれるものであり、その構成は各々は3つのトランジスタ(101〜103、111〜123、121〜123、131〜133)で構成され、その2つ(101〜102、111〜112、121〜122、131〜132)には前記4個のプリデコードしたアドレス信号の1つが、他の1つ(103、113、123、133)には前記SDE信号が印加され、前記SDE信号が”H”レベルのときに入力されたプリデコードした信号Ynの反転信号を出力するものである。
したがって、各「アドレスセレクタ」は、4つのプログラミングヒューズであり、該ヒューズの各々がプログラムされた溶断または非溶断の2状態にプログラム可能であると共に前記4個のプリデコードされたアドレス信号の内の一意のものに対応していることから成る4つのプログラミングヒューズと、前記プリデコードしたアドレス信号の各々に対する反転データを出力するための2つのトランジスタと、前記”H”レベルのSDE信号を受け取って前記反転データを出力可能とする4つのトランジスタを含むものである。

上記(2)の「結局プログラミングヒューズを溶断しなかった系のアドレス信号の反転データが出力ノードに現れる。従って、アドレスセレクタの出力206〜209にはそれぞれY0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうち各々1つのアドレス信号の反転データが現れ」の記載から、各アドレスセレクタ内の「4つのプログラミングヒューズ」は、動作中、4つのプリデコードしたアドレス信号に対する反転データのうちの1つであって、プログラミングヒューズを溶断しなかった系の反転データを当該アドレスセレクタの出力とするようにプログラミングされているものである。
そして、上記(2)の記載から、前記「アドレスセレクタ」の各々は前記SDE信号と、前記4個のプリデコードしたアドレス信号とに応答して、入力されたアドレス信号の部分信号である4個のプリデコードした信号に対して、”L”レベルまたは”H”レベルの信号を出力するものである。
そして、前記「4個のプリデコードしたアドレス信号」は、正規のデコーダに入る「プリデコードしたアドレス信号」でもあるので、「正規のメモリセルの内の一意のものの部分的なアドレスに対応している」ものであり、そして、「正規のメモリセルのアドレス・ビットの内の2個に対応している」ものである。

また、前記「プリデコードしたアドレス信号」は、上記(2)の記載から”H”(アクティブ)または”L”レベルのバイナリ信号である。
したがって、「アドレスセレクタ」の各々は、前記SDE信号と前記正規のメモリセルの前記アドレス・ビットの内の2個に対応している前記4個のプリデコードしたアドレス信号のバイナリ値とに対応して、その出力線上に出力信号を提供するものである。

また、上記(1)の「デコーダ本体」は、第2図によると、「デコーダ本体201」のことであり、アクテイブ”L”入力のAND論理を行う素子である。そして本体デコーダ201の出力がアクティブ(選択状態)即ち”H”となるのは入力が全てアクティブ即ち”L”のときである。

また上記(1)(2)の記載から「複数の(バッファ回路及びプログラム素子を含む)アドレスセレクタ」からなる組及びその出力を受ける「冗長デコーダ本体」を構成要素とする「冗長デコーダ」が「冗長メモリセル」に対応付けられて設けられるものである。なお、「冗長デコーダ」が「冗長メモリセル」と対応付けられて設けられることは一般的な構成である。

したがって、上記(1)〜(6)の記載から、上記引用刊行物1には次の構成に係る発明が記載されている。

「 アドレス・ビットを受け取る半導体メモリ装置であって、前記アドレス・ビットによって選択できる複数の正規のメモリセルと、少なくとも1個の冗長メモリセルとを備え、
”H”レベルのときに冗長デコーダの使用を決定するためのプログラム可能なSDE信号(141)を記憶し与える、溶融可能なプログラミングヒューズ(601)を含むヒューズラッチ(502)であり、前記プログラミングヒューズ(601)と直列接続された単一のn型トランジスタ(603)と前記プログラミングヒューズ(601)の状態をラッチするようにフィードバック・ラッチ形態で配線された1つのCMOSインバータ(604,605)とを含むヒューズラッチ(502)と、
前記冗長メモリセルが対応する冗長デコーダを有し、
前記冗長デコーダが、
前記アドレス・ビットの内の2個のアドレス・ビットに対応していると共に、正規のメモリセルの内の一意のものの部分的なアドレスに対応している4個のプリデコードしたアドレス信号(Y4i〜Y4i+3)をそれぞれが受け取る複数のアドレスセレクタ(202〜205)と、
前記複数のアドレスセレクタ(202〜205)の各々が、4つのプログラミングヒューズ(104,114,124,134)であり、該プログラミングヒューズの各々が溶断状態又は非溶断の2状態にプログラム可能であると共に前記4個のプリデコードしたアドレス信号(Y4i〜Y4i+3)毎に設けられた4個のプログラミングヒューズ(104,114,124,134)と、前記プリデコードしたアドレス信号(Y4i〜Y4i+3)の各々に対して反転出力するための2つのトランジスタ(101及び102、111及び112、121及び122、131及び132)と、前記”H”レベルのSDE信号(141)を受け取って前記反転データを出力可能とする4つのトランジスタ(103,113,123,133)と、を更に含むことと、
前記4つのプログラミングヒューズ(104,114,124,134)は、前記4つのプリデコードしたアドレス信号(Y4i〜Y4i+3)のうちの1つであって、プログラミングヒューズを溶断しなかった系の反転データを当該アドレスセレクタの出力とするようにプログラミングされることと、
前記アドレスセレクタ(202〜205)の各々が、前記SDE信号(141)と、前記正規のメモリセルの前記アドレス・ビットの内の2個に対応している前記4個のプリデコードした信号(Y4i〜Y4i+3)のバイナリ値とに応答して、出力線140(206〜209)上に出力信号を提供することと、

前記デコーダ本体(201)であり、前記出力信号の全てが”L”であるとき当該冗長デコーダ出力信号を”H”レベル即ちアクティブとするために前記複数のアドレスセレクタ(202〜205)の出力線(206〜209)の各々と結合されたアクティブ”L”入力を有するAND回路(201)と、
を備え、前記複数の正規のメモリセル中の不良メモリセルがある場合、上記不良メモリセルに対応するプリデコードした信号が入力された時、当該冗長デコーダのデコーダ本体(201)の出力信号である冗長デコーダ出力信号を”H”レベル即ちアクテイブとして、該前記正規のメモリセル中の不良メモリセルへのアクセスを禁止しかつ当該正規のメモリセル中の不良メモリセルを前記冗長メモリセルで置換できるように構成された半導体メモリ装置。」(以下。「引用発明」という)

(B)対比
本願補正発明の「マスタ記憶装置(212)」は図面番号212が付記されているが、発明の詳細な説明において図面番号212は「マスタ・ヒューズ読取りラッチ212」のことであり、そして該マスタ・ヒューズ読取りラッチ212はその内部に本願補正発明の「マスタ記憶装置(212)」を構成する「溶融可能なリンク」及び「インバータ218」を含んでいないので2つのCMOSインバータを含むものではない。
したがって、本願補正発明の「マスタ記憶装置(212)」は図面番号212で示されたもののみではなく、図面番号212で示された「マスタ・ヒューズ読取りラッチ」以外に「「溶融可能なリンク」及び「インバータ218」をも含むものと認められる。

本願補正発明において、「前記一次回路素子(26,28)」なるものは前記されていず、付記されている図面番号(26,28)に対応する記載は「一次メモリ回路素子(26,28)」しかなく、また、「一次メモリ回路素子」は以前「一次回路素子」と表されていたものであり、そして、「前記一次回路素子(26,28)」を「一次メモリ回路素子(26,28)」と介しても矛盾を生じるものでもないので、「一次回路素子(26,28)」は「一次メモリ回路素子(26,28)」と同じものを示すものと認められる。

本願補正発明の「アドレス・マッチング回路(200)」は図面番号200が付記されているが、発明の詳細な説明において「本発明に係るDRAMの1セクションの1つの冗長回路素子に対応する非事前充電マッチ・ヒューズ・バンク回路の好ましい実施例を第7図に全体的に200で示す。」と記載されており、図面番号200は「非事前充電マッチ・ヒューズ・バンク回路200」のことであり、それは図面によると本願補正発明の「マスタ記憶装置」に係る構成を含むものである。
しかしながら、請求項の記載は「(中略)プログラム可能なマスタ記憶装置(212)と、前記冗長メモリ回路素子(30,32)が対応するアドレス・マッチング回路(200)を有することであり、」と記載されており、前記「マスタ記憶装置」について「アドレスマッチング回路(200)」と並列的に記載しており、そして、請求項の「アドレス・マッチング回路」の記載はその内部構成としては「非事前マッチ・ヒューズ・バンク回路200」の内の「複数のサブマッチ回路(201,224)」の内容と「非充電出力線」とを含むことを特定しているので、本願補正発明の「アドレス・マッチング回路(200)」とは、発明の詳細な説明及び図面の「非事前充電マッチ・ヒューズ・バンク回路(200)」のうち、「マスタ記憶装置」に係る構成を除き、「複数のサブマッチ回路(201,224)」と「非充電出力線」とを含むものをいうと認められる。

引用発明の「アドレス・ビット」は本願補正発明の「n個のアドレス・ビット」に相当する。
引用発明の「半導体メモリ装置」も本願補正発明と同様に「集積回路」である。
引用発明の「正規のメモリセル」、「冗長メモリセル」は各々本願補正発明の「一次メモリ回路素子」(「一次回路素子」)、「冗長メモリ回路素子」に相当する。
したがって、引用発明と本願補正発明とは「n個のアドレス・ビットを受ける集積回路であって、前記n個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路セル」を有する点で一致する。

引用発明において、「”H”レベルのSDE信号(141)」は、不良メモリセルのアドレスが入力されたときに、冗長デコーダの出力をアクテブにする事を可能にし、正規のメモリセル中の不良メモリセルが冗長メモリセルで置き換えられることを決定しているので、引用発明の「”H”レベルのSDE信号(141)」は本願補正発明の「マスタ条件信号(220)」に相当し、引用発明の「ヒューズラッチ(502)」は本願補正発明の「マスタ記憶装置(212)」と機能的に一致するが、構成において、単一のトランジスタ603の型がp型ではなく、n型である点及びCMOSインバータが2つではなく、1つである点で本願補正発明と相違する。

引用発明の「4個のプリデコードしたアドレス信号」は本願補正発明の「4個の事前復号化アドレス信号」に相当するので、引用発明の「4個のプログラミングヒューズ」は、本願補正発明の「4つのヒューズ」に相当する。そして、「4つのプリデコードしたアドレス信号のうちの1つであって、プログラミングヒューズを溶断しなかった系の反転データを出力されるようプログラムされる」ものであるから、動作中、1つは非溶断状態に、残りの3つは溶断状態にプログラムされるものである。
したがって、前記「非溶断状態」は本願補正発明の「第1のバイナリ状態」、前記「溶断状態」は本願補正発明の「第2のバイナリ状態」に相当する。
しかしながら、引用発明においてはプログラミング可能な「4個のプログラミングヒューズ」が「工場で」プログラミング可能であることは規定されていない。
また、引用発明の「2つのトランジスタ」は、その構成及び機能から本願補正発明の「2つのみのトランジスタ」に相当する。
引用発明の「アドレスセレクタ」内のSDE信号を受け取る4つのトランジスタは、SDE信号が”H”のときには「アドレスセレクタ」を「4個のプリデコードしたアドレス信号」に応答させ、”L”のときは「4個のプリデコードしたアドレス信号」の値に応答させないので、本願補正発明の1つのトランジスタと同等の機能を奏するものであるが、本願補正発明と相違し、1つの「アドレスセクタ」について4つ存在する。
そして、各上記出力線(206〜209)上の信号はアドレス信号の内の2ビットに対するマッチング論理演算の結果に相当するので、引用発明の各「アドレスセレクタ」の出力線上の信号は本願補正発明の「バイナリ・サブマッチ信号」に相当する。
そして、上記出力線140(206〜209)は、第1図の回路図によるとプリチャージ型ではないので、本願補正発明の「非事前充電出力線」に相当する。
したがって、引用発明の「複数のアドレスセレクタ」は、本願補正発明の「複数のサブマッチ回路」と機能的に一致し、構成上、本願補正発明が「単一のトランジスタ」を用いてイネーブルしているのに対し、引用発明が「4つのトランジスタ」を用いてイネーブルしている点及び「プログラミングヒューズ」のプログラムが可能である場所が「工場」であることを特定していない点で本願補正発明と相違する。

また、引用発明の「冗長デコーダ」(「冗長デコーダ」に含まれる「複数のアドレスセレクタとその出力線」)は、「冗長メモリセル」に対応して設けられているものであるから、引用発明の「冗長デコーダ」(「複数のアドレスセレクタとその出力線」)は本願補正発明の「アドレス・マッチング回路」に相当する。

引用発明の「デコーダ本体(201)」は前記各出力線上の信号が全て”L”即ちアクティブのとき、”H”レベル即ちアクティブな冗長デコーダ出力をだすアクティブ”L”入力AND論理素子であるからNOR回路で実現されるものである。
また、引用発明の「デコーダ本体(201)」の内部回路の入力特性が特定されていない。
したがって、引用発明の「デコーダ本体」は本願補正発明の「マッチ回路」と機能的に一致し、構成上、「大きな非事前充電ファンイン」を有するものであることが特定されていない点で本願補正発明と相違する。

引用発明の「上記冗長メモリセルに対応する上記プリデコードした信号が入力されたとき、デコーダ本体(201)の出力である冗長デコーダ信号が”H”として」は本願補正発明の「起動された前記マッチ回路信号が用いられて」に相当し、引用発明の「正規のメモリセル中の不良メモリセルへのアクセスを禁止し」は本願補正発明の「前記一次回路素子(26,28)が前記n個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする」に相当し、引用発明の「かつ当該正規のメモリセル中の不良メモリセルを前記冗長メモリセルで置換できる」は本願補正発明の「一方、前記冗長回路素子(30,32)を前記n個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルする」に相当する。

したがって、引用発明と本願補正発明とは
「n個のアドレス・ビットを受け取る集積回路であって、前記n個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路素子と、
アクティブなときに、少なくとも1つの一次メモリ回路素子が1つの冗長メモリ回路素子で置き換えられることを示すプログラム可能なマスタ条件信号を記憶し与える、溶融可能なリンクを含むプログラム可能なマスタ記憶装置であり、前記溶融可能なリンクと直列接続された単一のトランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線されたCMOSインバータとを更に含むプログラム可能なマスタ記憶装置と、
前記冗長メモリ回路素子が対応するアドレスマッチング回路を有することであり、
n個のアドレス・ビットの内の2個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子の内の一意のものの部分的なアドレスに対応している4個の事前復号化アドレス信号をそれぞれが受け取る複数のサブマッチ回路と、
前記複数のサブマッチ回路の各々が、4つのヒューズであり、該ヒューズの各々がプログラムされたバイナリ状態にプログラム可能であると共に前記4個の事前復号化アドレス信号の内の一意のものに対応していることから成る4つのヒューズと、前記事前アドレス信号の各々に対する2つのトランジスタと、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルするトランジスタと、を更に含むことと、
動作中、前記4つのヒューズの内の1つが前記プログラムされた第1バイナリ状態にプログラムされると共に、前記4つのヒューズの内の残りのヒューズが第2のプログラムされた第2バイナリ状態にプログラムされることと、
前記サブマッチ回路の各々が、前記マスタ条件信号と、前記一次回路素子の前記n個のアドレス・ビットの内の2個に対応している前記4個の事前復号化アドレス信号のバイナリ値とに応答して、非事前充電出力線上にバイナリ・サブマッチ信号を提供することと、を含むことから成るアドレス・マッチング回路を有することと、
マッチ回路であり、アクティブである前記非事前充電サブマッチ信号の全てに応じてマッチ回路信号を起動するために前記複数のサブマッチ回路の前記非事前充電出力線の各々と結合されたNOR回路を備え、起動された前記マッチ回路信号が用いられて、前記一次回路素子が前記n個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする一方で、前記冗長回路素子を前記n個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルすることから成るマッチ回路と、
を含むことから成る集積回路。」
である点で一致し、以下の点で相違する。

相違点
(1)マスタ記憶装置(引用発明の「ヒューズラッチ」)において
「単一のトランジスタ」の型が引用発明では「n型」であるのに対して、本願補正発明では「p型」である点及び「CMOSインバータ」が引用発明では「1つ」であるのに対して、本願補正発明は「2つ」である点で相違する。
(2)サブ・マッチ回路(引用発明の「アドレスセレクタ」)において
2-1、「ヒューズ」がプログラム可能である場所が、引用発明では場所が特定されていないのに対して、本願補正発明は「工場」に特定されている点。
2-2、マスタ条件信号を受けて当該サブマッチ回路の各々をイネーブルする「トランジスタ」が、引用発明においては「アドレスセレクタ」毎に、各プリデコードアドレス信号の各ビットに対応した4つのトランジスタであるのに対して、本願補正発明においては「サブマッチ回路」毎に、1つである点。
(3)「マッチ回路」(引用発明の「デコーダ本体」)について
引用発明では入力特性が特定されていないのに対して、本願補正発明では「大きな非事前充電ファンイン」と特定されている点。

(C)当審の判断
上記相違点(1)について
「プログラム可能なマスタ装置」に関して本願明細書の発明の詳細な説明には次の(1)〜(3)の記載がある。
(1)「DRAMの電力投入時に、マスタ・ヒューズ読取りラッチ212によってマスタ・ヒューズ210が読み取られラッチされる。マスタ・ヒューズ読取りラッチ212は、マスタ・ヒューズ210の状態を読み取りラッチしその状態を線217上に与えるために図のように既知の方法で互いに結合されたp型トランジスタとインバータ216とを与える。インバータ218は線217上でヒューズ210のラッチされた状態を反転させ線220上にマスタ信号を与える。この信号はn型トランジスタ208のゲートに結合される。」(第17頁第12行〜同頁第18行)
(2)「マッチ・ヒューズ・バンク回路200内のヒューズをプログラムする前に、マスタ・ヒューズ210は溶融しておらず、そのためマスタ・ヒューズ読取りラッチ212にハイレベルが記憶される。ハイレベルはインバータ218によって反転され、線220上でロー・レベルマスタ信号が生成される。線220上にロー・マスタ信号がある場合、n型トランジスタ208は活動化されない。」(第17頁第19行〜同頁第23行)
(3)「マスタ・ヒューズ210が溶融している場合、マスタ・ヒューズ読取りラッチ212に記憶されている状態はロー値である。この値はインバータ218によって反転され、線220上でハイ・レベル・マスタ信号が生成される。線220上のハイ・マスタ信号はn型トランジスタ208を活動化させ、n型トランジスタ208はn型トランジスタ206a乃至206dのそれぞれにロー値を与える。」(第18頁第10行〜第15行)

したがって、本願補正発明の2つのインバータ216、218のうち、マスタ・ヒューズ210の状態を読み取りラッチするのに関係しているのは1つのCMOSインバータ216であり、もう一つのインバータ218は、マスタ・ヒューズ210が溶融している状態のときに(サブマッチ回路の)n型トランジスタ208を活動化させるために、その時のラッチ出力がロー値であるので信号レベルを反転してハイ値にするものである。

一方、引用発明では、プログラミングヒューズ601が電源側に接続されているため、プログラミングヒューズ601が溶融されている状態では抵抗602、n型トランジスタ603により、インバータ(604,605)への入力はロー値となり、その結果インバータの出力はハイ値であり、その出力はn型トランジスタ603のゲートに印加されるので、n型トランジスタ603は導通し、インバータの入力をロー値に維持する。したがって、インバータの出力はハイ値にラッチされるので、この信号を反転せずともそのままSDE信号として各バッファ回路のn型トランジスタ103,113,123,133を活動化できるものである。

したがって、本願補正発明と引用発明との相違はヒューズとトランジスタの直列接続体において、該トランジスタとして、n型またはp型のどちらを採用するか、当該トランジスタの負荷となるプログラムヒューズが電源側となるかアース側となるかによるものであり、レベル反転用のインバータは、後段の論理に必要な値になるように変更する必要があるか否かに応じたものにすぎない。

そして、プログラムヒューズとトランジスタの直列体において、トランジスタをp型とし、プログラミングヒューズをアース側に配置する回路構成は、周知である。例えば、上記引用刊行物2の上記(7)〜(9)を参照されたい。
また、引用発明において、トランジスタをp型とし、プログラミングヒューズをアース側に配置する回路構成を採用することを妨げるものは認められない。
したがって、上記引用発明のヒューズ・ラッチにおいて、n型のトランジスタ603をp型トランジスタに置き換え、そして、電源側にあるプログラミング・ヒューズ601をアース側にし、論理反転のためのCMOSインバータを更に追加して2つのCMOSインバータとすることは、慣用手段の変更にすぎず、当業者が適宜なしえる程度のことにすぎないものと認められる。

上記相違点(2)について
2-1について
工場から出荷する前に不良メモリセルを置換させるようにプログラムすることは通常の使用形態にすぎない。
例えば、特開平5-166396号公報には、「【0005】もしある1つのメモリセル列内に何らかの欠陥が存在することが発見されたとき、その欠陥メモリセル列は、次のようにスペアメモリセル列81と機能的に置き換えられる。欠陥メモリセル列の位置を示す欠陥アドレスはヒューズ(図示せず)を選択的に切断することにより、アドレスプログラム回路86内にプログラムされる。(中略)【0009】上記のように、スペアメモリセル列を用いて欠陥を含むSRAMが救済された後、半導体メモリの製造工場において、つぎのような出荷前テストが行われる。」と記載されている。また、特開平7-254294号公報には【0002】【従来の技術】不揮発性メモリレジスタは通常冗長性を実現するためにメモリデバイスチップに用いられる。このような用途では、メモリデバイスのメモリアレイにおける欠陥メモリ素子に対応するアドレス構成を工場でのデバイスのテスト中に前記不揮発性レジスタに記憶させて、欠陥メモリ素子を冗長メモリ素子と置換えることができるようにする。(中略)メモリレジスタ用の不揮発メモリ素子としては、特殊なメモリデバイス及び製造プロセスに応じて、ヒューズまたはでき的にプログラマブルなMOSトランジスタを利用することができる。」と記載されている。
したがって、「ヒューズ」がプログラム可能である場所を「工場」に特定する点は格別の相違とは認められない。
2-2について
論理回路において、論理式上複数の信号系をまとめて1つの信号系として処理できる場合には1つにまとめる構成、1つにまとめることができる場合でも複数の信号系それぞれで処理する構成の両方の構成は何れも周知であり、何れを採用するかは適宜行われる程度の設計的事項にすぎない。
例えば、特開昭62-11321号公報の「CMOS論理ゲート」は、高速化の目的のために、第9図の従来技術では、信号A、信号Bの信号系を1つにまとめて1つのトランジスタ92を設けて信号Cでゲートを駆動して論理をとる回路構成に対して、第1図では、信号Aに関する信号系と信号Bに関する信号系各々にトランジスタ31,33を設けて同一信号Cでゲートを駆動して論理をとる回路構成が示されている。
引用発明の冗長デコーダでは、各系毎にSDE信号との論理処理をする論理回路構成にしているが、アドレスセレクタ毎にまとめて論理処理を行うことを妨げるものは認められないので、引用発明においても、各アドレスビット信号系毎にイネーブルするために各信号系毎にトランジスタを設ける代わりに、4つ信号系を1つにまとめてイネーブルするためのトランジスタを1つとする論理回路構成にすることは、当業者が適宜なし得る設計変更にすぎないものと認められる。

上記相違点(3)について
引用発明の「デコーダ本体」は、当然、目的とする論理を行うために必要な大きさのファンインを有するものと認められる。また、該「デコーダ本体」の入力に結合される「アドレスセレクタ」の出力線は非事前充電型の出力線であるので、引用発明の「デコーダ本体」の入力として非事前充電型とすることに格別の困難性が認められない。

そして、本願補正発明の作用効果も、引用刊行物1に記載された発明及び周知技術から当業者が予測できる範囲のものである。
したがって、本願補正発明は、引用刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(D)むすび
以上のとおり、本件補正は、特許法第17条の2第5項で準用する同法第126条第4項の規定に違反するものであり、特許法第159条第1項で準用する特許法第53条第1項の規定により却下されるべきものである。

3.本願発明について
平成12年9月28日付の手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、同項記載の発明を「本願発明」という。)は、平成11年7月19日付手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。

「1. n個のアドレス・ビットを受ける集積回路であって、
前記n個のアドレス・ビットのバイナリ値によって選択できる一次回路素子と、アクティブなときに、少なくとも1つの一次回路素子が置き換えられることを示すプログラム可能なマスタ条件を記憶し与えるプログラム可能なマスタ記憶装置と、
それぞれが対応するマッチング回路を有する冗長回路素子と、
を備え、
前記対応するマッチング回路が、
それぞれが、プログラム済み状態にプログラムできる少なくとも4個のプログラム可能な2状態記憶装置を含む複数のサブマッチ回路であり、前記2状態記憶装置の内の1個が前記2状態のうちの第1の状態であり、前記2状態記憶装置の内の残りが前記2状態のうちの第2の状態であり、これら2状態記憶装置の各々が、前記一次回路素子に対する前記n個のアドレス・ビットのうちの少なくとも2個のアドレス・ビットのとり得るバイナリ値の内の1つに対応しており、前記n個のアドレス・ビットのうちの少なくとも2個のアドレス・ビットのバイナリ値が前記第1の状態である前記2状態記憶装置の1個に対応し且つ前記マスタ条件がアクティブであるときに、各サブマッチ回路が、前記マスタ条件及び前記n個のアドレス・ビットのうちの前記少なくとも2個のアドレス・ビットのうちの前記バイナリ値に応答して、サブマッチ回路信号を第1論理状態になるように活動化しおり、前記サブマッチ回路信号が非事前充電線上に提供されることから成る複数のサブマッチ回路と、
前記複数のサブマッチ回路に結合されて、全てのサブマッチ回路がアクティブであることに応答してマッチ回路信号を活動化させるマッチ回路であり、活動化された前記マッチ回路信号が使用されて、一次回路素子が前記n個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルに為し、前記冗長回路素子が前記n個のアドレス・ビットの対応する前記バイナリ値によって選択されることをイネーブルに為すことから成るマッチ回路と、
を含むことから成る集積回路。」

(1)引用例
原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「2.(A)」に記載したとおりである。

(2)対比・判断
本願発明は、前記2.で検討した本願補正発明から
「一次メモリ回路素子」及び「冗長メモリ回路素子」から「メモリ」の限定を除き、「アドレス・マッチング回路」から「アドレス」の限定を除き、「4個の事前復号化アドレス信号」を「少なくとも2個のアドレス・ビットのとり得るバイナリ値」と拡張し、「非事前充電出力線」から「出力」であることの限定を除き、「バイナリ・サブマッチ信号」から「バイナリ」であることの限定を除き、そして、
(イ)「プログラム可能なマスタ記憶装置」において、「1つの冗長メモリ回路素子(30,32)」で置き換えられるという限定を除き、そして「マスタ条件を記憶し与える」ための構成として「溶融可能なリンク(210)を含む」こと及び「前記溶融可能なリンクと直列接続された単一のp型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された2つのCMOSインバータとを更に含む」構成であることの限定を除き、
(ロ)「サブマッチ回路」において、「4個の事前復号化アドレス信号を受け取る」こと及び「前記事前復号化アドレス信号の各々に対する2つのみのトランジスタ(204,206)と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含む」構成であることを省き、そして「4つのヒューズ」ではなく「少なくとも4個の2状態記憶装置」に拡張し、そして「工場でプログラム」されることの限定を除き、
(ハ)「マッチ回路」において、結合が「前記複数のサブマッチ回路(201,224)の「前記非事前充電線(222)の各々」と結合されるものであること及び「NOR回路」であり「大きな非事前充電のファンインを有する」ものであることの限定を除いたものである。

そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「2.(C)」に記載したとおり、引用刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。

(3)むすび
以上のとおり、本願発明は、引用刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2002-12-11 
結審通知日 2002-12-17 
審決日 2003-01-07 
出願番号 特願平9-505812
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 江口 能弘堀江 義隆  
特許庁審判長 斎藤 操
特許庁審判官 山本 穂積
村上 友幸
発明の名称 非事前充電冗長アドレス突き合わせのためのアドレス比較  
代理人 大橋 邦彦  

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