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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1078786 |
| 審判番号 | 審判1998-17352 |
| 総通号数 | 44 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1997-10-03 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-11-02 |
| 確定日 | 2003-06-13 |
| 事件の表示 | 平成 8年特許願第291705号「ビット-シリアルマトリックス転置のための超大規模集積回路」拒絶査定に対する審判事件[平成 9年10月 3日出願公開、特開平 9-259115]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は平成8年11月1日(パリ条約による優先権主張1995年11月1日、大韓民国)の出願であって、請求項1に係る発明は、平成10年11月2日付け手続補正により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「N個のシフトレジスタで構成され、2個のN×Nマトリックス(N=1,2,--- )の掛算の結果をKビット(K=nN,n=1,2,--- )に入力しローディング信号によりK/Nビットずつシフトさせて出力する入力シフトレジスタモジュール手段と、 N^2個の転置セルで構成され、前記入力シフトレジスタモジュール手段から出力されるシフトされたK/Nビットデータを、スイッチング制御信号により選択し出力するビット-シリアル転置モジュール手段と、 それぞれスイッチングのためのN個のK/Nビット2入力マルチプレクサで構成され、前記ビット-シリアル転置モジュール手段から出力されるK/Nビットのデータを、それぞれのマルチプレクサにより選択し出力するための出力マルチプレクサモジュール手段と、 log2 Nビットカウンタからのキャリー信号によりローディングされるN個のレジスタで構成され、前記出力マルチプレクサモジュール手段により選択されたK/Nビットデータをそれぞれのレジスタに貯蔵した後、N個のK/Nビットデータを1つのデータに総合してKビットに出力する出力レジスタモジュール手段と、 N個のK/Nビットレジスタと、その前後にそれぞれ接続される、スイッチングのためのK/Nビット2入力マルチプレクサ及びK/Nビット2入力ディマルチプレクサで構成された転置セルとを備え、 前記入力シフトレジスタモジュール手段は、log2 Nビットカウンタのキャリー信号によりローディングされること及び前記ビット-シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し、 前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのNクロックの間、K/Nビットずつ分けて出力するようK/Nビットシリアルに入力されるデータを転置することを特徴とするビット-シリアルマトリックス転置のための超大規模集積回路。」(以下、「本願発明」という) 注:「N^2」はNの2乗を表すものとする。 なお、上記「K/Nビットずつ分けて出力するよう」は請求項1には「Kビットずつ分けて出力するよう」と記載されているが、審判請求書の記載及び平成14年8月23日付けの上申書による補正案からみて、「Kビット」は「K/Nビット」の明らかな誤記と認められるから、本願発明を上記のように認定した。 2.引用刊行物記載の発明 これに対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成1年10月16日に頒布された特開平1-258066号公報(以下、「引用刊行物1」という)には、次の事項が記載されている。 (1)「1. n × n 個のデータグループを1行ずつ受信するn入力と、連続する列に従ってまとめられたデータを出力するn出力を備える交差メモリであって、データはデータ正方形マトリックスの n × n データであり、電気信号の形で送信され、処理されるが、前記メモリはなお、縦横に配置された n × n 個のレジスタと、 n × n 個のマルチプレクサから成る回路網を備えて、各レジスタは1マルチプレクサと連結し、行iにおけるその場所と列jにおけるその場所によって指示され、上記マルチプレクサは第1入力が同じ行で前列のレジスタの出力に接続され、第2入力が次の行で同列のレジスタの出力に接続され、又、出力が上記レジスタの入力に接続されており、マルチプレクサの出力はメモリの第1動作位相の間、第1入力の状態を伝送し、さらに第2位相の間、第2入力の状態を伝送し、上記回路網の最初と最後の行と列のレジスタおよびマルチプレクサの接続は、 a)第1の列のマルチプレクサの第1入力はそれぞれ、メモリの各自の入力に接続されている、 b)最後の列のレジスタの出力はそれぞれ、各自のスイッチによってメモリの各自の出力に接続し、該スイッチは第1位相中に閉じ、又、第2位相中は開いている、 c)第1行の各レジスタの出力は、第1位相中は開き、第2位相中は閉じているスイッチによって、メモリの各自の出力に接続している、 d)最後の行のマルチプレクサの第2入力はメモリの各自の入力に接続している。 のようになっていることを特徴とするデータ処理回路のための交差メモリ。 2.請求項1記載のメモリにおいて、各レジスタには周期的に新データが充填され、かつ、メモリに新データを導入する周波数に対応する時間周期T内に、前に記録されたデータが取除かれ、上記メモリの第1と第2動作位相は、各々、時間 n × T の期間、継続することを特徴とするデータ処理回路のための交差メモリ。 3.請求項2記載のメモリにおいて、上記各レジスタは縦続接続されたP個の基本レジスタのm個の並列セットから構成され、各基本レジスタは1データビットを記憶することができ、かつ新ビットを受信し、送信するために周期的に動作し、該周期はTが新データをメモリに導入する時間周期である場合、周期T/Pであり、或るレジスタの入力はmケの導線のバスによって構成され、そしてその出力はm個の導線の別のバスによって構成され、さらにマルチプレクサの入力と出力もまた、m個の導線のバスによって構成される、ことを特徴とするデータ処理回路のための交差メモリ。」(特許請求の範囲の請求項1,2,3) (2)「 本発明はデイジタル信号処理用の、より特定すれば、 n × n デイジタル値マトリックスのデイジタル値ｘ(i,j)を、先ず行で、次いで列で、2重に重みをつけて加算するデータ処理回路のための交差メモリに関する。 [従来の技術] iがマトリックスの行指標であり、jが列指標である係数ｘ(i,j)から、下記によってｕは行指標であり、ｖは列指標である係数C(ｕ,ｖ)のマトリックスを発生しようとする。(中略) すなわち、ディジタル値ｘ(i,j)を表わす入力電気信号から、係数C^i(ｖ)を表わすn × n の信号が発生される。各係数C^i(ｖ)は係数f(i,j)で乗算した行iの値ｘ(i,j)重みつき和を表す。Vは0からn-1まで変化する列係数を表わし、指標iの各行に対してn個の係数C^i(ｖ)がある。この演算は行変換と称される。」(第2頁右上欄第9行〜同頁左下欄第9行) 注:「^i」は上添されたiを表すものとする。 (3)「 第2図は、回路網の2つの択一的構成におけるレジスタ接続を象徴する図にすぎないが、第3図は、これまでに明らかにした処理操作を得ることを可能とする回路網の正確な構成を示す。(中略) 第4図は、これらの最初と最後の行と列の間、および回路網の入力と出力の間の接続を示す。これらの接続は、マルチプレクサと同じ周期性n×Tで作動するスイッチによって実行されるので、回路網はこの同じ周期内で、第2図の上方に示された構成から第2図の下方に示される構成へ有効に切換わる。」(第6頁左上欄第10行〜同頁右下欄末行) (4)「 第3図および第4図に関連して明らかにされた回路はn×nデータの単一メモリを構成し、この場合、n×nデータのブロックは1行ずつ導入され、そして新データブロックが1行ずつ導入される間、このデータは1列ずつ再配置される。 その結果、第5図で示されるディジタルデータ処理回路構成を実行することができる。」(第7頁右上欄第13行〜同欄第19行) そして、第5図を参照すると、回路CTLの出力C^i(V)が交差メモリMENの入力E0〜En-1に入力され、出力S0〜Sn-1に出力され、つぎの演算のために回路CTLに入力されている構成が記載されている。 (5)「 データビットを記憶するために使用され得る基本レジスタが第6図に示されている。 それは、縦続接続された2つの同一段から成り、そして周期ｔ=T/Pをもった4つのクロック信号によって制御される。」(第7頁左下欄第8行から同欄第12行) (6)「 第9図はレジスタREG(i,j)の実用的実施態様であって、データがm個の並列導線のバス上のP個の直列ビットから成る、m×Pの基本レジスタから成る。第9図の各長方形は1ビットと記憶する基本レジスタを示す、」(第8頁左上欄第1行〜同欄第5行) (7)「[実施例] 発明をより良好に理解するために、第2図で、行と列に従って配置された簡素化回路網が示されているが、これはn=4とする。n×nのデータマトリックスを記憶するように設計されている。この回路網は、各々がn×Tの持続時間をもつ2つの連続する動作位相に対応する2つの接続構成に従って示されており、ここで、Tは連続するデータを回路網に導入する期間である。以後、この位相はそれぞれ、位相a、位相bと称される。 第2図の最上部には、第1位相(位相a)に対応する第1構成が示される。図の最下部には、第2位相(位相b)に対応する第2構成が示される。(中略) 第1動作位相(a)において、回路網の入力E0からE3は第1列の個々のレジスタの入力と接続され、又、回路網の出力S0からS3は最後の列レジスタの出力と接続される。さらに第1列以外の列の各レジスタの入力は、同じ行の前の列のレジスタの出力と接続される。(中略) n×Tの時間周期の後、回路網は全データを含む個とになる。(中略) 第2動作位相(b)では、持続時間はやはりn×Tであるが、レジスタ回路網内部の相互接続構成は変化して、第2図の下方で示されるものになる。入力E0,E1,E2,E3は最後の行のレジスタの入力と接続し、そして出力S0,S1,S2,S3は第1行のレジスタの出力と接続する。さらに、最後のものを除く、各行の各レジスタの入力は同じ列の次の行のレジスタの出力と接続する。 従って、nの時間周期Tのこの第2位相の間、レジスタ回路網には一方では新データが負荷され(別のn×nデータマトリックスブロック)、そして他方では、以前に記憶したデータをシフトアウトするであろう。(中略) すなわち、第1位相中、マトリックスブロックのデータは1行ずつ導入されたが、それらは1列ずつ取り出される。 同様に、この第2位相中、前のように、データを再び1行ずつ入れるが、データはレジスタ回路網の最後の行を通って到着すると、1行から前の行へ、上向きに「垂直方向に」漸次、移動する(第1位相では、1列から次の列へ、データは「水平方向に」移動したが)。(中略) 次いで、第1位相aが再び始まる。すなわち、第2図の上部で示される接続構成に再び入るのであって、データは水平方向に取り出される。(中略)さらに、云い換えると、第2位相中に1行ずつ導入されたデータは、新しい第1位相中に、1列ずつ復元される。」(第4頁右下欄第12行〜第6頁左上欄第9行) また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成5年6月11日に頒布された特開平5ー143289号公報(以下、「引用刊行物2」という)には、次の事項が記載されている。 (A)「【0004】この従来の回路の一例を図5に示す。この図は2入力データの加算の場合である。入力データA=(Apr-1〔MSB〕,Apr-2,・・・,A2,A1,A0 〔LSB〕)及びB=(Bpr-1〔MSB〕,Bpr-2,・・・,B2,B1,B0 〔LSB〕)が入力されて来たとき、まず、パラレル/シリアル変換回路1、2でｒビット毎のデータに分けられ、ｒビット分ずつ変換回路1、2から出力される。」(第2頁右欄第3行〜同欄第第10行) (B)「【0035】即ち、図4のBに示すパラレルロード入力端子I1 〜Ik (図3ではk=ｐ)から、それぞれｒビットのデータ(合計kｒビット)が単位遅延素子(レジスタ)2b11〜2b1kにセレクタ2b21〜2b2kを介して格納される。このセレクタの制御は、セレクタ制御回路により行われる。セレクタ2b21〜2b2kは連動して切れ代わる(データI1 〜Ik を取り込んだ後は、セレクタ2b21〜2b2kはそれぞれレジスタ2b12〜2b1k出力及びin側にする)。従って、単位時間(1サイクル間)たつと、レジスタ2b11に格納されていたデータI1 がシリアル出力端子ｏｕｔより出力され、同時に、レジスタ2b12〜2b1kに格納されていたデータI2 〜Ik はレジスタ2b11〜2b1k-1に格納され、さらにシリアル入力端子inから入力されてきたｒビットのデータ(in1 とする)が2b1kに格納される。 (中略) 【0038】そして、データI1 〜Ik がシリアル出力端子ｏｕｔより出力され終り、データin1 〜ink がレジスタ2b11〜2b1kに格納された時点でパラレル出力端子OO1 〜OOk からデータを取り出すことによりin1 〜ink がパラレルに出力される。」(第5頁左欄第47行〜同頁右欄第28行) 上記記載事項(2)の記載によれば、C^i(ｖ)は2個のn × n マトリックスであるf(i,j)とｘ(i,j)の掛け算の行iの計算結果であり、上記記載事項(4)及び図5を参照するとこの結果が交差メモリに入力され、「n×nデータのブロックは1行ずつ導入され、そして新データブロックが1行ずつ導入される間、このデータは1列ずつ再配置される」ものである。なお、その動作の詳細が上記記載事項(7)に記述されている。 上記記載事項(1)の請求項1の「マルチプレクサ」は入力端子E0〜Ea-1からのデータを、マルチプレクサのスイッチング制御により、回路網内の第1列または最後の行のレジスタのいずれかを選択して入力し、行方向または列方向に伝送して回路網内に貯蔵し、出力させるものである。 上記記載事項(1)の請求項1のb)の「各自のスイッチ」(以下、「第1のスイッチ」という)、及びc)の「各自のスイッチ」(以下、「第2のスイッチ」という)は、一方が開いているとき、他方は閉じているよう動作するものであり、図4を参照すると、各出力端子S0〜Sa-1に、回路網の最後の列の各レジスタ出力または第1行の各レジスタ出力から出力されるデータを選択し出力するためのものである。 そして、上記「第1のスイッチ」及び「第2のスイッチ」(以下、「スイッチ対」という)は、上記記載事項(3)の記載によると、「マルチプレクサと同じ周期性n×Tで作動する」ものであり、その結果「第2図の上方に示された構成から第2図の下方に示される構成へ有効に切り換わる」ものである。 また、上記記載事項(1)の請求項3及び上記記載事項(6)によれば、上記記載事項(1)の請求項1の「レジスタ」は「縦続接続されたP個の基本レジスタのm個の並列セットで構成され」ており、そして、「各基本レジスタは1データビットを記憶することができ、かつ新ビットを受信し、送信するために周期的に動作し、該周期はTが新データをメモリに導入する時間周期である場合、周期T/Pであり、或るレジスタの入力はmケの導線のバスによって構成され、そしてその出力はm個の導線の別のバスによって構成され、さらにマルチプレクサの入力と出力もまた、m個の導線のバスによって構成される」ものである。 そして、上記記載事項(5)によれば、上記基本レジスタは周期T/Pをもつクロックによって制御されるものであって、前記クロックに基づいて入力を読み込み、出力するものである。 また、上記「レジスタ」が「基本レジスタのm個の並列セット」で構成され、レジスタの出力バスがm個の導線であるとき、上記スイッチ対のバスがどの様になっているかを明示した記載はないが、上記出力バスに接続される上記スイッチ対の入力と出力もまた、m個の導線のバスによって構成されることは当業者にとって自明のことと認められる。 したがって、上記記載事項(1)〜記載事項(7)の記載によると、引用刊行物1には下記の発明が記載されている。 但し、”n”という記号は、本願発明でも用いられている”n”との混同を避けるために、”a”という記号に置き換える。 記 「2個のa×aマトリックスの掛算の結果を1行ずつ、総ビット数m×Pのデータをm並列ビットずつPステップで受信するa個の入力端子E0〜Ea-1と、 縦横に配置されるa × a 個のレジスタREG(i,j)と、a × a 個のmビット2入力マルチプレクサMUX(i,j)で構成され、各入力端子E0〜Ea-1から出力されるm並列ビットずつPステップで受け取ったデータを、スイッチング制御により選択し、行方向または列方向に伝送し出力する回路網と、 a個の、第1のスイッチおよび第2のスイッチで構成されたスイッチ対からなり、前記回路網から出力される最後の列または第1行からのm並列ビットのデータを、前記スイッチ対により選択し対応する出力端子Sk(k=0,--,a-1)に出力するためのスイッチ群と、 前記各レジスタREG(i,j)は、縦続接続されたP個の基本レジスタRのm個の並列セットからなり、その入力はmビット2入力マルチプレクサMUX(i,j)の出力に接続されており、 前記縦続接続されたP個の基本レジスタRのm個の並列セットからなるレジスタREG(i,j)には周期Tで周期的に新データが充填され、前に記録されたデータが取り除かれ、上記スイッチ群と上記mビット2入力マルチプレクサMUX(i,j)は同じ周期性a×Tで作動されて、a×aデータのブロックが1行ずつ導入され、そして新データブロックが1行ずつ導入される間、このデータは1列ずつ再配置され、 前記各基本レジスタRは周期T/Pのクロックで新ビットを受信し送信することを特徴とする交差メモリ。」(以下、「引用発明」という)が記載されているものと認められる。 3.対比 3-1、本願発明の「N」に関する記載について検討する。 「N×Nマトリックス」の記載から、ここでの「N」はマトリックスの｛行または列の数｝の値である。 入力シフトレジスタモジュール手段における「N個のシフトレジスタ」及び出力レジスタモジュール手段における「N個のレジスタ」の「N」は発明の詳細な説明段落【0023】【0028】及び図3、図7の記載から、｛行または列の数｝としての値Nであると認められる。 また、本願明細書の発明の詳細な説明の段落【0018】「 本発明では各計算結果を転置モジュールに入力するデータのビット幅がkビットであれば、K/N(K=nN,n=1,2,---)ビットに分けて入力するため、結局K/Nビット-シリアルに入力されるデータを転置するものである。」及び段落【0022】「 先ず、1番目の2個のN×Nマトリックスの掛算の結果が8ビットで入力シフトレジスタモジュール(11)に入力され、2ビットずつシフトしながら出力される。」の記載から、K/Nの記載のおける「N」はビット幅Kのデータを分けて転置モジュールに入力する際の｛分割する数｝の値であると認められる。 そして、｛行または列の数｝としての値Nと同じ記号を用いているので、｛行または列の数｝と｛分割する数｝との値は等しくNである。 ビット-シリアル転置モジュール手段における「N^2個の転置セル」の「N」は図4の記載から｛行または列の数」としての値「N」であると認められる。 出力マルチプレクサモジュール手段における「N個のK/Nビット2入力マルチプレクサ」の「N個」のNは、その動作からみて入力される要素数である｛行または列の数｝としての値Nであると認められる。 出力レジスタモジュール手段および入力シフトレジスタモジュール手段の「log2 Nビットカウンタ」は、段落【0028】および【0023】及び【0022】「出力レジスタモジュール(14)を設ける。これは入力シフトレジスタ(11)とは逆過程である。」の記載から見て、クロックを｛分割する数｝個計数してキャリー信号を出すものであるから、該カウンタの「N」は｛分割する数｝としての値Nであると認められる。 転置セルにおける「N個のK/Nビットレジスタ」の「N個」のNは段落【0025】および図5の記載から｛分割する数｝としての値Nであると認められる。 本願発明の「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのNクロックの間、K/Nビットずつ分けて出力するようK/Nビットシリアルに入力されるデータを転置する」は、審判請求書記載の主張によると段落【0023】及び段落【0018】によるものであり、上記段落の記載によると「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのNクロックの間、K/Nビットずつ分けて出力するよう」は「入力シフトレジスタモジュール手段」の動作の記載であり、「K/Nビットシリアルに入力されるデータを転置する」は「ビット-シリアル転置モジュール手段」の動作である。 したがって、「ビット-シリアル転置モジュール手段」は「次の列の計算結果が入力される時までのNクロックの間、初めの列の計算結果がK/Nビットずつ分けて入力され」、「データを転置する」ものである。 そして、上記「Nクロックの間」の「N」は、その動作からみて、｛分割する数｝としての値がNであることによるものと認められる。 3-2、引用発明と本願発明との対比 引用発明の「総ビット数m×P」は本願発明の「入力データのビット幅K」(以下、単に｛データビット幅｝Kという)に相当し、引用発明のステップ数は本願発明における｛分割する数｝に、そして引用発明の分割単位ビット幅「m」は本願発明の｛データビット幅｝/｛分割する数｝に対応するものである。 また、引用発明の「a」は｛行または列の数｝であり、本願発明の｛行または列の数｝としての値Nに相当する。 引用発明の「回路網」は、マトリックスの行と列を変換即ち転置するためのものであり、前記回路網を構成する「前記各レジスタREG(i,j)は、縦続接続されたP個の基本レジスタRのm個の並列セットからなり、その入力はmビット2入力マルチプレクサMUX(i,j)の出力に接続され」た構成は本願発明の「転置セル」と同じ機能を実現しているものであるから、引用発明の「回路網」及び「前記各レジスタREG(i,j)は、縦続接続されたP個の基本レジスタRのm個の並列セットからなり、その入力はmビット2入力マルチプレクサMUX(i,j)の出力に接続され」た構成は各々「ビット-シリアル転置モジュール手段」、「転置セル」に機能的に対応する。 引用発明において、「スイッチ対」は、一方が閉じているとき、他方が開くよう制御されるので2入力mビットマルチプレクサと同様の機能をなすので、引用発明の「スイッチ群」は本願発明の「出力マルチプレクサモジュール手段」に対応する。 本願発明の「前記ビット-シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」とは、明細書段落【0024】「図4は、図2に示すビット-シリアル転置モジュール(12)の構成図であり、各転置セル(TC)(31)の連結を示すものである。入力データが転置セルTC11に到着しTC14に到るのには16クロックが費やされ、TC14,TC24,TC34,TC44の転置セルに全てのデータが到達すると、その時点でスイッチング制御信号が連結状態を変換し、点線で示すように連結する。その後、16クロックの間に点線で示すように入力及び出力が同時に行われ、この時実線ではデータの入力および出力を許容しない。」の記載及び段落【0027】の出力マルチプレクサの動作の記載「最初の16クロックの間は実線で示すデータを選択し、次の16クロックの間は点線で示すデータを選択する。」に対応するものと認められる。 また、請求人も審判請求書にて「前記ビット-シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」は段落【0024】を根拠にしている旨の主張をしている。 上記「16クロック」は｛行または列の数｝としての値N(この場合4)×｛分割する数｝としての値N(この場合4)により16クロックになるものと認められる。 一方、引用発明においても、「上記スイッチ群と上記mビット2入力マルチプレクサMUXは同じ周期性a×Tで作動されて、a×aデータのブロックが1行ずつ導入され、そして新データブロックが1行ずつ導入される間、このデータは1列ずつ再配置され」は、上記記載事項(7)の記載を参照すると本願明細書の上記段落【0024】と同様の動作をしている(引用発明において、期間TにおいてクロックはP個であるから、クロック数は｛行または列の数｝としてのa×｛分割する数｝としてのPである。)。 そして、引用発明も、1つのマトリックスに対して処理単位を分割し、今回のマトリックスの行データ入力と前回入力されたマトリックスに対する転置された列データ出力を並列に実行しているのでパイプライン処理構造であり、そして、ビット-シリアルで処理しているものである。 そして、上記スイッチ群及び上記mビット2入力マルチプレクサMUXの動作はスイッチングであり、スイッチングを行うためのスイッチング信号は明記されていないが当然必要とするものである。 したがって、引用発明の「上記スイッチ群と上記mビット2入力マルチプレクサMUXは同じ周期性a×Tで作動されて、a×aデータのブロックが1行ずつ導入され、そして新データブロックが1行ずつ導入される間、このデータは1列ずつ再配置され」は本願発明の「前記ビット-シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」と一致する。 引用発明は「前記各基本レジスタは周期T/Pのクロックで新ビットを受信し送信する」ものであり、そして、周期Tで周期的に新データブロックである1行が充填されるので、「回路網」に初めの行の計算結果が入力され、次の行の計算結果が入力されるまでの期間TはクロックがP(即ち｛分割する数｝P)個である。したがって、Pクロックの間、1行の計算結果がm(即ち｛データビット幅｝/｛分割する数｝P)ビットずつに分けられて｛データビット幅｝/｛分割する数｝Pビットシリアルに入力されるデータを転置するものである。 3-3、まとめ したがって、本願発明と引用発明とは次の点で一致し、次の点で相違する。 [一致点] 「 N^2個の転置セルで構成され、2個のN×Nマトリックスの掛け算の結果であるKビットを｛分割する数｝で割った数のビットずつ伝送された｛データビット幅｝K/｛分割する数｝ビットデータを、スイッチング制御により選択し出力するビット-シリアル転置モジュール手段と それぞれ、スイッチングのための｛行または列の数｝であるN個の｛データビット幅｝K/｛分割する数｝ビット2入力マルチプレクサで構成され、前記ビット-シリアル転置モジュール手段から出力される｛データビット幅｝K/｛分割する数｝ビットのデータを、それぞれのマルチプレクサにより選択し出力するための出力マルチプレクサモジュール手段と、 ｛分割する数｝個の｛データビット幅｝K/｛分割する数｝ビットレジスタと、その前にそれぞれ接続される、スイッチングのための｛データビット幅｝K/｛分割する数｝ビット2入力マルチプレクサで構成された転置セルとを備え、 前記ビット-シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し、 掛け算における初めの計算結果が入力され、次の計算結果が入力される時までの｛分割する数｝クロックの間、初めの計算結果を｛データビット幅｝K/｛分割する数｝ビットずつに分けて前段から出力され、｛データビット幅｝K/｛分割する数｝ビットシリアルに入力されるデータを転置するビット-シリアルマトリックス転置のための回路」 [相違点] (イ)引用発明では｛分割する数｝は任意の値Pであるの対し、本願発明ではマトリックスの｛行または列の数｝のNと同じ値に特定している点で相違する。 その結果、両者において、｛データビット幅｝K/｛分割する数｝の値が相違する。 (ロ)引用発明では、回路網への入力である「2個のN×Nマトリックスの掛算の結果のデータKビット」が｛データビット幅｝K/｛分割する数｝ビットデータの形式で供給されるものであるので、前記形式に変換するための構成を特定していないのに対して、本願発明では、前段の掛け算の計算は列で計算結果を出力するものであって、掛け算の結果を｛データビット幅｝Kビットで供給され、転置モジュール手段に｛データビット幅｝K/｛分割する数｝ビットデータのシリーズの形で入力するために、 「N個のシフトレジスタで構成され、Kビット(K=nN,n=1,2,--- )に入力しローディング信号により、K/Nビットずつシフトさせて出力する入力シフトレジスタモジュール手段」を有し、 前記「入力シフトレジスタモジュール手段」は、 「log2 Nビットカウンタのキャリー信号によりローディングされる」ものであり、 「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのNクロックの間、K/Nビットずつ分けて出力するよう」するものである。 (ハ)引用発明においては各出力端子の出力形式は｛データビット幅｝K/｛分割する数｝ビットのままであり、一方本願発明は｛データビット幅｝Kビットで出力するものであるので、本願発明の「log2 Nビットカウンタ」からのキャリー信号によってローディングされる(中略)N個のK/Nビットデータを1つのデータに総合してKビットに出力する出力レジスタモジュール手段」に対応する構成を有していない点で相違する。 (ニ)引用発明において、本願発明の「転置セル」が有するK/Nビット2入力ディマルチプレクサ」」を有していない点で本願発明と相違する。 (ホ)本願発明のビット-シリアルマトリックス転置のための回路は「超大規模集積回路」で構成されるものである、引用発明の「交差メモリ」の「回路」は超大規模集積回路で構成されているとは特定されていない点で相違する。 4.当審の判断 上記相違点(イ)について 本願発明において、｛分割する数｝の値として、マトリックスの｛行または列の数｝のNと同じ値Nに特に限定したことの格別の技術的意義が記載されていないし、また認められない。 また、引用発明においても、総ビット数即ちデータビット幅(=m×P)のデータにおいて、そのステップの数即ち｛分割する数｝をマトリックスの｛行または列の数｝のNと同じNに選び、1分割単位のビット数の値(m)を｛データビット幅｝K/｛分割する数｝Nに選ぶことに格別の困難性はない。 上記相違点(ロ)について 本願明細書の発明の詳細な説明には、入力シフトレジスタモジュール(11)に関する次の記載がある。 段落【0022】 先ず、1番目の2個のN×Nマトリックスの掛け算の結果が8ビットで入力シフトレジスタモジュール(11)に入力され、2ビットずつシフトしながら出力される。 段落【0023】 図3は、図2に示す入力シフトレジスタモジュール(11)の構成図であり、log2 Nビットカウンタである2ビットカウンタ(22)で発生するキャリーによりローディングされる4個のシフトレジスタで構成される。4個の計算結果が4個のクロックの間、同一値で引き続き出力されるのを利用して転置モジュール(12)の入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までの4クロックの間、2ビットずつ分けて出力する。ローディング信号は2ビットカウンタ(22)のキャリー信号を利用する。 したがって、「Kビットを入力しローディング信号によりK/Nビットずつシフトさせて出力する」とは、「ローディング信号によりKビット(即ち、掛け算の結果の｛データビット幅｝Kのデータ)を入力し、シフトさせて｛データビット幅｝K/｛分割する数｝Nビットずつ出力する」ことをいうものと認められる。 また、本願発明においては、掛け算の手順が、掛け算結果マトリックスの1列に関する計算結果を出力し、その後次の列に関する計算をするものである。 しかしながら、マトリックスの掛け算の順序として掛け算結果マトリックスの1列に関する計算し、1列が終わったら次の列に対して計算するか、または掛け算結果マトリックスの1行に関する計算をし、1行が終わったら次の行に対して計算するかのどちらを採用するかは適宜行うことにすぎない。 そして、行ずつ入力するか、列ずつ入力するかの相違に基づく格別の作用効果の相違が認められない。 (本願発明の詳細な説明でも、ある列の計算結果を出力し、その後次の列の計算結果を出力する図1の他に、図2,図3があり、該図2,図3に記載のものは、入力シフトレジスタモジュールへの入力はX11、X12、X13、X14であり、これは【数1】のマトリックスの記述をみても明らかなように、転置前のマトリックスの1行の成分であり、行の計算結果をNクロックの間、K/Nビットづつ分けて出力して、ビット-シリアル転置モジュール手段に入力し、その後次の行の成分について行っているものである。したがって、引用発明と同様である。) したがって、入力を「行の計算結果」とするか「列の計算結果」とするかは掛け算の手順に応じて適宜選択する程度のことにすぎない。 また、処理回路への入力データが並列形式であって、処理回路がmビット並列データを処理する回路である場合に、処理回路の前に入力並列データをmビット並列Pステップのデータにビット幅変換する回路を設けることは一般的に行われている慣用技術にすぎない。(例えば、上記引用刊行物2の記載事項(A)には、入力側に(ｐｒビット)パラレル/(ｒビットパラレルｐビット)シリアル変換器1,2を設け、入力及データが並列ｐｒビットであるのに対して処理部の加算器に並列ｒビット(通常はｒ=1)のシリアルデータを供給するようにビット幅変換していることが記載されている。)であり、上記記載事項(A)の従来の回路の一例では「シフトレジスタ」を用いていないが、ビット幅変換する構成としてシフトレジスタを用いてシフトして出力することも周知慣用手段にすぎない。(必要ならば、例えば特開平7-253872号公報(平成7年(1995)10月3日)には上記の「従来の回路」に相当する回路に対して従来の技術として図3にシフトレジスタを用いたビット幅変換が示されており、そして段落【0003】〜【0004】「このため、現状では(中略)これとは逆に、32ビット幅のデータを内部バス13から外部バスEX上に転送する場合には、上述した操作の逆の操作が行われる。」(第2頁左欄第45行〜同頁右欄32行)と記載されている。) そして、そのシフトレジスタの個数が｛行または列の数｝個必要なのは自明である。 また、シフトレジスタにデータのロードを指示するローディング信号として、シフトレジスタに貯蔵されている全データの転送終了を示すカウンタのキャリー信号を用いることも周知慣用技術にすぎない。(例えば、特開平5-216985号公報の図2の並直列変換回路1はシフトレジスタ12で構成されており、「シフトレジスタ12にセットされたデータはクロックと同期して1ビットづつ矢印方向にシフトするため、スタート信号が入力された後8カウンタ目にシフトレジスタ12内のデータは全て出払うことになる。そして、8進カウンタ17が出力するキャリ信号によって次の8ビット並列データがシフトレジスタ12にセットされることになる。」(第4頁右欄第37行〜同欄第43行)と記載されている。上記8進カウンタは入力データのデータビット幅が8ビットで、8回に分けて出力するので、本願発明のNが8の場合である。) そして、「ビット-シリアル転置モジュール手段」である「回路網」の入力は「掛け算の初めの計算結果が入力され、次の計算結果が入力される時までの｛分割する数｝クロックの間、初めの計算結果を｛データビット幅｝K/｛分割する数｝ビットずつに分けて前段から出力されるものであるから、前段である「入力シフトレジスタモジュール」が「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのNクロックの間、K/Nビットずつ分けて出力するよう」することは当業者が当然なしえるものである。 したがって、上記相違点(ロ)は、当業者が、前段の出力形式に応じて周知慣用技術を適用し、容易になし得たものと認められる。 上記相違点(ハ)について 本願明細書の段落【0022】には「8ビット単位のデータを生成しなければならない場合には出力レジスタモジュール(14)は必要であるが、次のマトリックス掛算がビットーシリアル入力の場合には出力レジスタモジュール(14)を省略することができる」旨記載されており、出力レジスタモジュール手段は後段の入力形式に対応させて設けたものであることが明らかであり、そして、ビット幅変換手段として、「｛データビット幅｝/｛分割する数｝ビットデータをそれぞれのレジスタに貯蔵した後、｛分割する数｝個の｛データビット幅｝/｛分割する数｝ビットデータを1つのデータに総合して｛データビット幅｝ビットに出力する出力レジスタ」は上記引用刊行物2の記載事項(B)に記載されており、また上記周知慣用技術の例としてあげた特開平7-253872号公報の図3または図1にも記載されるように周知慣用技術にすぎない。 そして、「log2 Nビットカウンタからのキャリー信号によってローディングされる」とは、出力レジスタモジュール(14)についての段落【0022】の「これは入力シフトレジスタモジュール(11)とは逆過程である。」の記載及び段落【0028】の「この出力レジスタモジュール(14)は4クロックの間、2ビットデータをレジスタ(51)に貯蔵した後、4個のデータを1個のデータに総合して出力するため処理速度が一般的なラッチのように速く、構成及び制御の面で有利である。」の記載及び「入力シフトレジスタモジュール」に関する上記段落【0023】の「入力シフトレジスタモジュール(11)では(中略)初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までの4クロックの間、2ビットずつ分けて出力する。ローディング信号は2ビットカウンタ(22)のキャリー信号を利用する。」の記載から、｛分割する数｝としての値Nのクロックをカウンタで数えたとき即ち出力すべきデータが貯蔵し終わったことを示すキャリー信号によって、ビット幅Kのデータを出力することをいうものと認められるが、この点も例示するまでもなく周知慣用技術にすぎない。(例えば、上記特開平5-216985号公報の図2の直並列変換回路2はシフトレジスタ14で構成されており、「シフトレジスタ14における正味のデータシフト量が8ビット分になったときに8進カウンタ20のキャリ信号が出力され、このときシフトレジスタ14内に8ビット分のデータがセットされることになる。従って、この8進カウンタ20のキャリ信号を信号cとしてANDゲート15に送りオン状態とすることによりシフトレジスタ14から8ビット並列データが出力される。」(第4頁左欄第14行〜同欄20行)と記載されている。) そして、該レジスタが｛行または列の数｝だけ必要であることは自明である。 したがって、上記相違点(ハ)は後段の仕様に基づいて当業者が適宜なし得たものと認められる。 上記相違点(ニ)について 引用発明のように、｛データビット幅｝K/｛分割する数｝ビットレジスタの出力を単に分岐して、次段の各｛データビット幅｝K/｛分割する数｝ビットレジスタの前に接続された2入力マルチプレクサに接続しても、その経路制御は本願発明の前後に接続された2入力マルチプレクサと2入力デマルチプレクサの経路制御と同等であり、そして、発明の詳細な説明を見てもこの構成の相違に基づく格別の作用効果が認められないので、この相違は適宜なし得る程度の設計的事項にすぎない。 よって、上記相違点(ニ)は格別なものではない。 上記相違点(ホ)について 回路を実現するのに超大規模集積回路を用いることは、本願出願当時の平成8年には例示するまでもなく周知慣用手段にすぎないので、上記相違点(ホ)は格別なものではない。 そして、上記相違点(イ)〜(ホ)に係る点を組み合わせ構成しても、その組合せ構成によって格別の作用効果が生じるものとも認められない。 5.むすび したがって、本願発明は、上記引用刊行物1に記載された発明及び周知慣用技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2002-09-18 |
| 結審通知日 | 2002-10-01 |
| 審決日 | 2003-01-24 |
| 出願番号 | 特願平8-291705 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 中里 裕正 |
| 特許庁審判長 |
徳永 民雄 |
| 特許庁審判官 |
斎藤 操 村上 友幸 |
| 発明の名称 | ビット-シリアルマトリックス転置のための超大規模集積回路 |
| 代理人 | 杉村 興作 |
| 代理人 | 梅本 政夫 |
| 代理人 | 高見 和明 |
| 代理人 | 杉村 暁秀 |
| 代理人 | 徳永 博 |