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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1080626
審判番号 不服2001-9728  
総通号数 45 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1997-07-22 
種別 拒絶査定不服の審決 
審判請求日 2001-06-11 
確定日 2003-07-17 
事件の表示 平成 8年特許願第 3955号「メモリ制御装置」拒絶査定に対する審判事件[平成 9年 7月22日出願公開、特開平 9-190376]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 I.手続の経緯・本願発明
本願は、平成8年1月12日の出願であって、その請求項1乃至請求項3に係る発明は、特許請求の範囲の請求項1乃至請求項3に記載された事項により特定されるとおりのものであると認める。
これに対して、平成15年2月7日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もない。

II.当審の拒絶理由
当審において平成15年2月7日付けで通知した拒絶の理由は以下のとおりである。
「本件出願の請求項1〜請求項3に係る発明は、その出願前日本国内において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記:引用文献一覧
刊行物1:特開平7-334418号公報
刊行物2:特開平1-281515号公報
刊行物3:特開平6-208503号公報
刊行物4:特開平4-230544号公報

(備考)
1.手続の経緯・本願発明
本願は、平成8年1月12日の出願であって、請求項1〜請求項3に係る発明は、その特許請求の範囲の請求項1〜請求項3に記載されたとおりの以下の事項により特定されるものである。
「【請求項1】 データ線を共通に接続したN個(Nは任意の整数)のメモリを制御信号を用いて制御するメモリ制御装置であって、前記N個のメモリに対応したN種類のRAS信号とN種類のCAS信号を含む制御信号を生成する制御手段を備え、前記制御手段は、n番目(nは1からNのうちの任意の整数)のメモリを、T0(a+n/N) (但し、T0はデータ転送周期、aは任意の整数)のタイミングでn番目のRAS信号とn番目のCAS信号をアサートして制御するように構成したことを特徴とするメモリ制御装置。
【請求項2】 前記制御手段は、N個のメモリに対応したN種類のアドレス信号を生成する手段を備え、n番目のアドレス信号をT0(a+n/N)のタイミングで出力してn番目のメモリを制御するように構成したことを特徴とする請求項1に記載のメモリ制御装置。
【請求項3】 前記制御手段は、N個のメモリに対応したN種類の出力イネーブル信号を生成する手段を備え、n番目の出力イネーブル信号をT0(a+n/N)のタイミングで出力してn番目のメモリを制御するように構成したことを特徴とする請求項1に記載のメモリ制御装置。」

2.刊行物記載の発明
(1)刊行物1には、以下の事項が記載されている。
ア.「【請求項1】データ信号を共通に接続したN個のDRAMを制御するDRAM制御装置であって、1個のDRAMのデータ転送周期の1/Nの間隔でタイミングをずらしたN個のロウアドレスストローブ(RAS)信号及びカラムアドレスストローブ(CAS)信号を発生する手段を設けたことを特徴とするDRAM制御装置。」(第2頁左欄第2行〜8行)

イ.「【0008】
【課題を解決するための手段】前記課題を解決するために、本発明のDRAM制御装置は1個のDRAMのデータ転送周期の1/Nの間隔でタイミングをずらしたN個のRAS信号及びCAS信号を発生する手段を設けたことを特徴とする。」(第2頁左欄欄第42行〜47行)

ウ.「【0010】
【実施例】図1は本発明の一実施例の構成を示すブロック図である。この図はDRAM制御装置101により2つのDRAM102及び103を制御する例を示すものである。」(第2頁右欄第6行〜10行)

エ.「【0011】DRAM制御装置101は指示信号107を入力してアドレス信号(ADR)115と6種のDRAM制御信号、即ち第1のロウアドレスストローブ(RAS)信号109、第1のカラムアドレスストローブ(CAS)信号110、書き込みイネーブル(WE)信号111、出力イネーブル(OE)信号112、第2のRAS信号113及び第2のCAS信号114を出力する。」(第2頁右欄第11行〜18行)

オ.「【0013】さらにDRAM制御装置101は、カウンタ104とデコーダ105と遅延回路106とから構成される。カウンタ104は、指示信号107を入力して計数値データ108を出力する。デコーダ105は計数値データ108を入力して第1のRAS信号109、第1のCAS信号110、WE信号111、OE信号112、ADR信号115を出力する。遅延回路106は、第1のRAS信号109を入力して遅延させ第2のRAS信号113を出力し、更に第1のCAS信号110を入力して遅延させ第2のCAS信号114を出力する。」(第2頁右欄第26行〜35行)

カ.「【0018】遅延回路106は第1のRAS信号109と第1のCAS信号110を入力して、内部クロックで1サイクル分遅延させ、第2のRAS信号113と第2のCAS信号114として出力する。」(第3頁左欄第7行〜10行)

キ.「【0036】本実施例では2つのDRAMに対し2種類のRAS信号及びCAS信号を発生するようにDRAM制御装置を構成した例を示したが、個々のDRAMのタイミングが正常動作を保証するものであれば、N個のDRAMに対しN種類のRAS信号及びCAS信号を発生するようにDRAM制御装置を構成しても良い。この場合、N種類のRAS信号及びCAS信号を1個のDRAMのデータ転送周期(例えばCAS信号の立ち下がりから次のCAS信号の立ち下がりまでの期間)に対し1/Nの間隔でタイミングをずらして発生することにより、1個のDRAMの場合に比べデータバス幅を増やすことなくN倍のデータ転送速度が得られるので、本実施例と同様の効果が得られる。」(第4頁左欄第32行〜44行)

ク.「【請求項2】 前記RAS信号及びCAS信号と同様にアドレス信号、出力イネーブル(OE)信号のうち少なくとも一方の信号についても前記同様にタイミングをずらしたN個の信号として発生するようにしたことを特徴とする請求項1記載のDRAM制御装置。」(第2頁左欄第9行〜13行)

ケ.「【0037】また、本実施例では2つのDRAMに対し2種類のRAS信号及びCAS信号を発生するようにDRAM制御装置を構成した例を示したが、使用するDRAM部品の種類に応じて、RAS信号及びCAS信号と同様に、アドレス信号及OE信号のうち少なくとも一方の信号について2種類の信号を発生して2つのDRAMにそれぞれ入力するようにDRAM制御装置を構成してもよい。この場合、アドレス信号、OE信号の分だけ配線数が増えるものの、データバス幅の大きいDRAM(例えば32ビット)を使用する装置では、データ線を含む全配線数を従来よりも少なくすることができるので、本実施例と同様の効果がえられると共に動作がより安定するという効果も得られる。」(第4頁左欄第45行〜右欄第7行)

上記ア.及びイ.の事項を参照すると、刊行物1には、
データ信号を共通に接続したN個のDRAMを制御するDRAM制御装置であって、1個のDRAMのデータ転送周期の1/Nの間隔でタイミングをずらしたN個のロウアドレスストローブ(RAS)信号及びカラムアドレスストローブ(CAS)信号を発生する手段を設けたことを特徴とするDRAM制御装置が記載されている。

また、ウ.〜カ.の事項を参照すると、刊行物1には、
本発明の一実施例として、DRAM制御装置101により2つのDRAM102及び103を制御する例が示されており、
DRAM制御装置101のデコーダ105は、第1のRAS信号109、第1のCAS信号、WE信号111、OE信号112、ADR信号を出力し、遅延回路106は、内部クロックで1サイクル分遅延させ、第2のRAS信号113と第2のCAS信号を出力することが記載されている。

更に、上記キ.の事項を参照すると、N個のDRAMに対しN種類のRAS信号及びCAS信号を発生し、N種類のRAS信号及びCAS信号を1個のDRAMのデータ転送周期に対し1/Nの間隔でタイミングをずらして発生することが記載されている。

以上を勘案すると、刊行物1には、
データ信号を共通に接続したN個のDRAMを制御するDRAM制御装置であって、
N個のDRAMに対し、N種類のRAS信号及びCAS信号を発生する手段を備え、
DRAM制御装置は、N個のDRAMを、N種類のRAS信号及びCAS信号を1個のDRAMのデータ転送周期に対し1/Nの間隔でタイミングをずらして発生して制御するDRAM制御装置の発明(以下、「刊行物記載の発明1」という。)が記載されている。

また、上記ク.及びケ.の事項を参照すると、刊行物1には、
前記RAS信号及びCAS信号と同様にアドレス信号、出力イネーブル(OE)信号のうち少なくとも一方の信号についても前記同様にタイミングをずらしたN個の信号として発生することが記載され、実施例としては、アドレス信号及OE信号のうち少なくとも一方の信号について2種類の信号を発生して2つのDRAMにそれぞれ入力するようにDRAM制御装置を構成することが記載されているから、

刊行物1には、
データ信号を共通に接続したN個のDRAMを制御するDRAM制御装置であって、
N個のDRAMに対し、N種類のアドレス(ADR)信号または出力イネーブル(OE)信号を発生する手段を備え、
DRAM制御装置は、N個のDRAMに対し、N種類のアドレス(ADR)信号または出力イネーブル(OE)信号を1個のDRAMのデータ転送周期に対し1/Nの間隔でタイミングをずらして発生して制御するDRAM制御装置の発明(以下、「刊行物1記載の発明2」という。)が記載されている。

(2)刊行物2には、以下の事項が記載されている。
ア.「システムプロセッサの制御によりメモリ制御信号のタイミング情報が変更可能に設定されるタイミングレジスタ(13)と、源クロックにより順次遅延するクロックを生成するクロック生成部(34)と、前記タイミングレジスタ(13)からのタイミング情報により前記クロック生成部(34)からのクロックの1つを選択するクロック選択部(38)と、該クロック選択部(36)の出力信号のタイミングでメモリ素子(12)を制御するメモリ制御信号を生成するタイミング生成部(37)と、を備えたことを特徴とするメモリ制御装置。」(第1頁左下欄欄第5行〜15行)

イ.「メモリ制御信号の制御タイミングを設定するメモリ制御装置に関し、
メモリ制御信号のタイミング情報を変更可能に設定することができる。」(第1頁左下欄第18行〜右下欄第2行)

ウ.「メモリ素子は、RAS信号、CAS信号、MPX信号、およびWE信号などのメモリ制御信号により制御される。
これらのメモリ制御信号はメモリ制御装置(メモリ制御LSI)で生成されるが、使用するメモリ素子が変更されても同一のメモリ制御LSIを使用することができるように、メモリ制御信号の生成タイミングを変更することができるようにする必要がある。」(第2頁左上欄欄第2行〜10行)

エ.「第1図において、13はタイミングレジスタであり、システムプロセッサの制御によりメモリ制御信号のタイミング情報が変更可能に設定される。34はクロック生成部であり、源クロックにより順次遅延するクロックを生成する。36はクロック選択部であり、前記タイミングレジスタ13からのタイミング情報により前記クロック生成部34からのクロックの1つを選択する。37はタイミング生成部であり、クロック選択部36の出力のタイミングでメモリ素子12を制御するメモリ制御信号を生成する。」(第2頁左下欄第12行〜右下欄第3行)

上記ア.〜エ.の事項を参照すると、刊行物2には、
メモリ素子を制御するRAS信号、CAS信号、MPX信号、およびWE信号などのメモリ制御信号の制御タイミングを変更することができるメモリ制御装置であって、
クロック生成部で順次遅延して生成されたクロックのうちの一つをクロック選択部で選択して、その出力信号のタイミングで、メモリ素子を制御するメモリ制御信号を生成して、メモリ制御信号のタイミング情報を変更可能に設定することができるメモリ制御装置の発明(以下、「刊行物2記載の発明」という。)が記載されている。

(3)刊行物3には、以下の事項が記載されている。
ア.「【0001】【産業上の利用分野】本発明は、メモリ制御装置の分野に関し、特に、複数のダイナミックランダムアクセスメモリ(DRAM)列アドレス指定モードを支援するDRAM制御装置に関する。」(第2頁右欄第10行〜13行)

イ.「【0006】【発明が解決しようとする課題】本発明は複数の型のバンクに対応するようにDRAM制御装置をプログラムすることを課題とする。さらに、本発明の課題はDRAM制御装置が複数の型のバンクに同時に対応することができるようにすることである。そのDRAM制御装置はCAS信号及びWE信号の内部論理制御を実行する。結局、本発明の課題は、多様なDRAMデバイスを直接に支援すると共に、外部論理なしにDRAMメモリカードを支援するDRAM制御装置を提供することである。」(第3頁左欄第22行〜31行)

ウ.「【0008】メモリ制御装置は複数のプログラマブル記憶レジスタを含み、メモリアレイ中のどのDRAMバンク記憶場所も1つのレジスタと関連している。各々のプログラマブルレジスタは、関連するDRAMバンクをアクセスするために必要であるアクセスパラメータを記憶するようにプログラムされる。本発明のメモリ制御装置は、メモリ中のDRAMバンクの各々にその必要な制御信号を関連する記憶レジスタにあるアクセスパラメータに従った適正なシーケンスとタイミングで供給するように構成されている回路をさらに含む。」(第3頁左欄第45行〜49行)

エ.「本発明では、メモリアレイはDRAMメモリの1つ又は複数のバンクから構成されている。
…メモリのバンクごとに、本発明の制御装置は1つのRAS信号と、4つのCAS信号(すなわち、バイトごとに1つずつのCAS1、CAS2、CAS3及びCAS4)とを供給することができる。4つのWE信号(すなわち、バイトごとに1つずつのWE1、WE1、WE2、WE3)は、バンクを通して共用される。」(第4頁左欄第6行〜23行)

オ.「プログラマブル記憶装置は、個々のCAS信号とWE信号を制御する複数の独立した構成のレジスタである。」(第5頁左欄第47行〜49行)

カ.「【0027】現時点で好ましい実施例では、以下に示すアクセス時間(すなわち、活動パルス幅)を利用する:
【0028】表 1
ビット10:8 CASアクセス時間
100 0.5クロック(1段階)
000 1クロック
001 2クロック
010 3クロック
011 4クロック
【0029】また、現時点で好ましい実施例では、次のRAS?CASアクセス時間を利用する:
【0030】表 2
ビット13:12 RAS?CASアクセス時間
00 1クロック
01 2クロック
10 3クロック
11 4クロック」(第6頁左欄第48行〜右欄第14行)

上記ア.〜カ.の事項を参照すると、刊行物3には、
複数のDRAMバンクから構成されるメモリに対し、メモリのDRAMバンク毎に、CAS信号、RAS信号、WE信号等を供給し、
メモリ中のDRAMバンクの各々にその必要な制御信号を、関連する記憶レジスタにあるアクセスパラメータに従った適正なシーケンスとタイミングで供給するように構成されている回路を含むメモリ制御装置の発明(以下、「刊行物3記載の発明」という。)が記載されている。

(2)刊行物4には、以下の事項が記載されている。
ア.「【0001】
【産業上の利用分野】この発明は、データ処理の分野に関し、特に、複数の異なるタイプのダイナミックランダムアクセスメモリ(DRAM)モジュールを使用することができるメモリのタイミングを動的に設定するための装置に関するものである。」(第2頁右欄第46行〜第3頁左欄第1行)

イ.「【0015】
【問題を解決するための手段】上述及び他の目的、利点は、簡単には、少なくともプロセッサと、メモリコントローラと、複数のメモリモジュールを含むメモリとを有するデータ処理装置を提供することにより達成される。プログラム可能な記憶装置は、モジュールのタイミング要求を規定する情報を含む。各モジュールがアクセスされる毎に、このような記憶装置の情報は、アクセスされる特定のモジュールのタイミング要求に従って制御信号を発生するためにメモリコントローラを動的に設定するように使用される。」(第4頁左欄第4行〜14行)

ウ.「コントローラ12は、SIMMの動作のための信号を形成するために、システムクロックにより提供されるクロックサイクルを使用する。この形成された信号は、このようなSIMMの場合最小のタイミング要求を満足するためにクロック周期の全部である。明らかに、このように形成された信号は、最小要求より長くなるが、決して短くはならない。適当なクロックサイクル数に従って、RASプリチャージ時間、RASからCASへの時間、及びCASパルス幅を設定することによって、異なるSIMMの多数のタイミング要求が容易に満たされることができる。」(第5頁左欄第13行〜23行)

エ.「このシーケンサは、このような信号を受信し、RAS1,2及びRAC1,2及びCAS1,2で特定されたクロックに従って,RASプリチャージ,RASからCASへの。及びCASパルス幅を設定するための3つのカウンタ(図示せず)を含んでいる。」(第6頁左欄第34行〜38行)

上記ア.〜エ.の事項を参照すると、刊行物4には、
複数の異なるタイプのDRAMモジュールを使用することができ、
異なるSIMMの多数のタイミング要求を満たすために適当なクロックサイクル数に従って、RASプリチャージ時間、RASからCASへの時間、及びCASパルス幅を設定するメモリのタイミングを動的に設定するためのメモリコントローラであって、
上記メモリコントローラは、RAS1,2及びRAC1,2及びCAS1,2で特定されたクロックに従って,RASプリチャージ,RASからCASへの。及びCASパルス幅を設定するための複数のカウンタを含むシーケンサを備えているメモリコントローラの発明(以下、「刊行物4記載の発明」という。)が記載されている。

3.対比・判断
[請求項1]に係る発明について

(1)対比
請求項1に係る発明と刊行物1記載の発明1とを対比すると、
ア.刊行物1記載の発明1の「データ信号を共通に接続したN個のDRAM」は、請求項1に係る発明の「データ線を共通に接続したN個(Nは任意の整数)のメモリ」に相当する。

イ.刊行物1記載の発明の「N個のDRAMに対し、N種類のRAS信号及びCAS信号を発生する手段」は、請求項1に係る発明の「」、「」に相当していると認められる。

ウ.刊行物1記載の発明の「N個のDRAMに対し、N種類のRAS信号及びCAS信号を発生する手段」は、請求項1に係る発明の「前記N個のメモリに対応したN種類のRAS信号とN種類のCAS信号を含む制御信号を生成する制御手段」に相当する。

エ.刊行物1記載の発明の「N個のDRAMを、N種類のRAS信号及びCAS信号を1個のDRAMのデータ転送周期に対し1/Nの間隔でタイミングをずらして発生して制御する」構成は、請求項1に係る発明の「n番目(nは1からNのうちの任意の整数)のメモリを、T0(n/N) (但し、T0はデータ転送周期)のタイミングでn番目のRAS信号とn番目のCAS信号をアサートして制御する」構成」に相当する。

オ.刊行物1記載の発明の「DRAM制御装置」は、請求項1に係る発明の「メモリ制御装置」に相当する。

したがって、両者は、以下の点で一致し、以下の点で相違する。
<一致点>
データ線を共通に接続したN個(Nは任意の整数)のメモリを制御信号を用いて制御するメモリ制御装置であって、前記N個のメモリに対応したN種類のRAS信号とN種類のCAS信号を含む制御信号を生成する制御手段を備え、前記制御手段は、n番目(nは1からNのうちの任意の整数)のメモリを、T0(n/N) (但し、T0はデータ転送周期)のタイミングでn番目のRAS信号とn番目のCAS信号をアサートして制御するように構成したメモリ制御装置。

<相違点>
n番目のRAS信号とn番目のCAS信号の制御のタイミングが、
請求項1に係る発明では、T0(a+n/N) (但し、T0はデータ転送周期、aは任意の整数)であるのに対し、
刊行物1記載の発明1では、データ転送周期に対し1/Nの間隔でタイミングをずらして発生している、即ち、T0(n/N) (但し、T0はデータ転送周期)である点。

(2)判断
上記の相違点については、

まず、刊行物2には、
メモリ素子を制御するRAS信号、CAS信号、MPX信号、およびWE信号などのメモリ制御信号の制御タイミングを変更することができるメモリ制御装置の発明が記載されていて、
クロック生成部で順次遅延して生成されたクロックの中から、クロック選択部でクロックを選択して、可変のタイミングで、メモリ素子を制御することが開示されているから、

刊行物2記載の発明を参照すれば、
1/Nの間隔の順次遅延して生成されたクロックそのままでなく、任意の整数aを加えた、可変のタイミングでメモリ制御信号を生成するように変更すること、即ち、T0(a+n/N) (但し、T0はデータ転送周期、aは任意の整数)のタイミングでメモリ制御信号を生成することは当業者が容易に推考することができたものである。

なお、刊行物2記載の発明では、複数のメモリに対して、メモリ制御信号のタイミングを独立に変更することについては開示されていないものの、

更に、刊行物3を参照すれば、
複数のDRAMバンクから構成されるメモリに対し、メモリのDRAMバンク毎に、CAS信号、RAS信号、WE信号等の必要な制御信号を、適正なシーケンスとタイミングで供給するメモリ制御装置の発明が記載されており、

刊行物3記載の発明を参照すれば、請求項1に係る発明の任意の整数aが、N個のメモリ毎に相違する場合、即ち、N個のメモリ毎に、異なる任意の独立のタイミングで制御信号を供給することも、当業者が容易に推考することができたものである。

なお、刊行物4には、
複数の異なるタイプのDRAMモジュールを使用することができ、
異なるSIMMの多数のタイミング要求を満たすために適当なクロックサイクル数に従って、RASプリチャージ時間、RASからCASへの時間、及びCASパルス幅を設定するメモリのタイミングを動的に設定するためのメモリコントローラであって、
上記メモリコントローラは、RAS1,2及びRAC1,2及びCAS1,2で特定されたクロックに従って,RASプリチャージ,RASからCASへの。及びCASパルス幅を設定するための複数のカウンタを含むシーケンサを備えているメモリコントローラの発明が記載されており、
N個のDRAMメモリを複数のカウンタを用いて、アクセスのタイミング制御を行うことも公知技術であると認められるから、

刊行物4記載の発明を参照すれば、物刊行物1記載の発明の遅延回路106によりメモリの制御信号を一定間隔だけシフトしていく構成に代えて、複数個のカウンタを用いて、メモリの制御信号を独立に生成することも、当業者が容易に推考することができたものである。

したがって、請求項1に係る発明は、刊行物1〜刊行物4記載の発明に基いて、当業者が容易に発明をすることができたものと認められる。

[請求項2又は請求項3]に係る発明について
刊行物1には、
データ信号を共通に接続したN個のDRAMを制御するDRAM制御装置であって、
N個のDRAMに対し、N種類のアドレス(ADR)信号または出力イネーブル(OE)信号を発生する手段を備え、
DRAM制御装置は、N個のDRAMに対し、N種類のアドレス(ADR)信号または出力イネーブル(OE)信号を1個のDRAMのデータ転送周期に対し1/Nの間隔でタイミングをずらして発生して制御するDRAM制御装置の発明(刊行物1記載の発明2)も開示されており、

刊行物2記載の発明を参照すれば、アドレス信号又は出力イネーブル信号についても、T0(a+n/N) (但し、T0はデータ転送周期、aは任意の整数)のタイミングでメモリ制御信号を生成することは当業者が容易に推考することができたものである。

更に、刊行物3記載の発明を参照すれば、
N個のメモリ毎に、異なる任意の独立のタイミングで制御信号を供給することも、当業者が容易に推考することができたものであり、
刊行物4記載の発明を参照すれば、…である。

したがって、請求項2又は3に係る発明は、刊行物1〜刊行物4記載の発明に基いて、当業者が容易に発明をすることができたものと認められる。

4.むすび
以上のとおりであるから、請求項1〜請求項3に係る発明は、刊行物1〜刊行物4記載の発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第29条第2項の規定により特許を受けることができない。」

III.むすび
上記の拒絶理由は妥当なものと認められるので、本願は、この拒絶理由によって拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2003-05-13 
結審通知日 2003-05-20 
審決日 2003-06-02 
出願番号 特願平8-3955
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 多賀 実  
特許庁審判長 西川 正俊
特許庁審判官 橋本 正弘
吉見 信明
発明の名称 メモリ制御装置  
代理人 前田 実  

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