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| 審決分類 |
審判 査定不服 特36 条４項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1081142 |
| 審判番号 | 審判1998-18121 |
| 総通号数 | 45 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-12-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-11-16 |
| 確定日 | 2003-08-05 |
| 事件の表示 | 平成 8年特許願第111477号「同期式記憶装置の信号伝達回路」拒絶査定に対する審判事件[平成 8年12月24日出願公開、特開平 8-339683]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.本願は、平成8年5月2日(パリ条約による優先権主張1995年5月2日、大韓民国)の出願であって、平成14年12月27日付けの手続補正書によって補正された明細書の特許請求の範囲に記載されたとおりの「同期式記憶装置の信号伝達回路」に関するものである。 2.当審の平成14年6月25日付けの拒絶理由は、要するに、 「本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第36条第4項に規定する要件を満たしていない。 記 本発明の実施の形態による同期式記憶装置の信号伝達回路は図3に記載されているが、かかる信号伝達回路の各部の動作が不明りょうであり、本発明の動作を理解することができない。…(以下、省略)」というものである。 3.これに対して、審判請求人は、平成14年12月27日付けで意見書及手続補正書を提出し、その意見書の主張は、「(1)審判官は、明細書及び図面の記載が不備であるとの理由により、本願発明が特許法第36条第4項に規定の特許要件を欠如すると認められましたが、以下の理由から本願に御指摘の特許要件の欠如はないと確信致します。 …(略)… (2)以下、審判官の拒絶理由(特に、記載不備による本願発明の構成要素間の動作関係及び本願発明の効果上の疑問点)に関連して、本願発明について説明します。 (a)本願発明の目的 本願発明の目的は、バーストトモード動作時のデータの読出し速度を速くすることにあります。バーストモード動作の特徴は、外部アドレス信号によりバーストモードの開始アドレスが指定されると、次のアドレスからはアドレスカウンタから発生する内部アドレス信号により内部回路のアドレスが指定されることになります。 ところが、従来は外部アドレス及び内部アドレスの使用可否を問わず、位相の同一なクロックを用いてデータを同期化するようにしていたため、同一のデータアクセス時間が掛かりましたが、本願発明は、外部アドレスを利用したデータ読出しの際と、内部アドレスを利用したデータ読出しの際とで、それぞれ位相の異なるクロックを用いて、外部アドレスから内部アドレスへの切換えの際、及び逆の場合に、データアクセス時間を1クロック周期以下に短縮することにより、半導体素子の動作速度を改善することを目的としています。 本願発明のさらに他の目的は、上記のように内部アドレス信号の入力時に位相が遅延されたクロックを用いる場合、高速のクロック速度により外部から入力されたアドレス信号(e1)によるデータ信号がデータ出力バッファ手段に到達する前に次のクロックが発生することにより、次の内部アドレス(i2)によるデータの消失を防止するため、内部クロック信号発生部21を利用して、上記の場合にクロックを遅延させて発生させることです。 (b)本願発明の動作の説明 1)マルチプレクサ制御部及びマルチプレクサ回路の動作 先ず、出願当初の明細書(以下、原明細書という)の図1を参照しながら従来技術に関して説明すると、マルチプレクサ制御器14を介してマルチプレクサの伝達トランジスタ(MNl、MPl)に印加される外部アドレスストローブ信号及び伝達トランジスタ(MN2、MP2)に印加される内部アドレスストローブ信号は、参考図1に示されているように、入力クロック(CLK )と同一の位相を有することになります。なお、前記参考図1および後述する参考図2に記載した「外部アドレスストローブ信号」及び「内部アドレスストローブ信号」は、原明細書の図4の回路を介して明確に類推することができるものです。 【参考図1】 (省略) したがって、原明細書の図2のタイミング図に示されているように、バーストモードによるデータ読出し又は書込み動作の開始の際(t0からt1の間に書込み及び読出し信号(com )がローレベルになる瞬間)には、マルチプレクサ制御器14は開始アドレスを指定するため外部アドレスストローブ信号を出力し、マルチプレクサ回路はこれに応じて外部アドレス(e1)を出力します。バースト動作時(t1からt3の間に書込み及び読出し信号(com )がハイレベルになる瞬間)には、マルチプレクサ制御器14は内部アドレスストローブ信号を出力し、マルチプレクサ回路は内部アドレス(i2、i3)を順次出力することになります。 ところが、この場合、外部アドレスストローブ信号及び内部アドレスストローブ信号は同一の位相のクロックを介して発生するので、マルチプレクサ回路14からバースト動作時に第1の外部アドレス(e1)が出力され始める時点(t0)と、直後の内部アドレス(i1)が出力され始める時点(t1)とは、クロック(CLK )の1周期の差が表れることになります。 一方、本願発明に関して説明すると、先ず内部クロック発生部21が無い回路の場合、マルチプレクス制御部14は、原明細書の図4に示されているように、内部アドレスストローブ信号は遅延回路(DL)を経ない外部アドレスストローブ信号とは異なり遅延回路(DL)を経ることになるので、参考図2に示されているように、内部アドレスストローブ信号はクロック信号(CLK )より遅延した位相を有することになります。 【参考図2】 (省略) したがって、原明細書の図10(今回の手続補正書の図9)及び参考図2のタイミング図に示されているように、バースト動作時にノードN9を介して外部アドレスストローブ信号が印加され、マルチプレクサ11はバーストスタートアドレスを指定する外部アドレス(e1)を出力し、バースト動作によりアドレスカウンタから内部アドレス信号が発生し始めると、1クロック周期が完了する前にノードN10 を介して内部アドレスストローブ信号が印加され、マルチプレクサ11は内部アドレス(i2)を出力することになります。 結果的には、原明細書の図2および図10のタイミング図を比べれば、バースト動作モードで外部アドレスによりアドレスポイントが指定された後、アドレスカウンタから次の内部アドレスを受信する動作では(逆の場合も同様に動作します)、従来の場合は必ず1クロック周期が掛かった反面、本願発明によると1クロック周期未満の時間が掛かるという効果があります。このような本願発明のタイミング上の利点は、バーストモード動作が頻繁なほど、さらに増加することになります。 2)スイッチ動作制御部及びスイッチ回路部の動作スイッチ動作制御部の機能は、基本的にはマルチプレクサ制御部と類似する機能を行います。すなわち、スイッチ動作制御部は外部アドレス信号により内部回路部から出力されるデータと、内部アドレス信号により出力されるデータとを、それぞれ別のクロックを利用して同期化させる役割を果たします。結果的には、マルチプレクサ回路により外部アドレス信号及び内部アドレス信号はそれぞれ異なるタイミングで印加されるため、出力データ(do)も、やはりマルチプレクサ制御回路で適用された遅延回路(DL)等を利用して外部アドレス信号によるデータ、及び内部アドレス信号によるデータをそれぞれ適宜なタイミングに同期化させる役割を果たします。 3)内部クロック発生回路部21の動作 …(略)… (c)平成14年7月5日付拒絶理由通知書の要旨変更指摘について …(略)… (d)その他の補正について …(略)… (3)以上説明したところから明らかなように、本願発明は、別紙手続補正書の補正により、特許法第36条第4項に規定の特許要件に規定の特許要件を欠如していないと確信致します。」というものである。 4.当審の判断 そこで、上記意見書の主張及び手続補正書の補正によって、本願発明の同期式記憶装置の信号伝達回路を構成する各部の動作が明りょうとなって、本願発明の動作を理解することができるようになったか否か再度検討すると、下記(1)〜(5)で指摘するように、明細書及び図面の記載に依然として不明りょうな点があって、本願発明の同期式記憶装置の信号伝達回路の構成及びその動作がどのようなものか理解することができず、発明の詳細な説明に記載された構成で、段落0013の「【0013】従って、本発明では外部からアドレス信号が入力される動作では外部から入力されたアドレス信号が経る時間を遅延時間としてデータ信号を出力するようにし、内部アドレスにより動作する時はクロック信号から速い動作時間を有して動作できるようにした信号伝達回路を提供する」という目的、あるいは段落0014の「【0014】 本発明のさらに他の目的は、クロック信号の周期が速い場合に外部からアドレス信号が入力される動作の時にのみクロック信号が遅延され、大部分の時間を占めるバースト動作では速いクロック信号での動作を可能にした信号伝達回路を提供する」という目的を達成できることが理解できない。 記 (1)明細書の段落0022に「【0022】 この際、次のクロック信号(clk)で前記アドレスカウンタ(図示せず)から連続的に発生した内部アドレス信号を用い、マルチプレクサ回路(11)、内部回路部(12)、スイッチ回路(23)、及びデータ出力バッファ部(13)を介してデータを出力する動作では二つの方式があり得るが、一つは外部から入力されたクロック信号の遅延信号により内部アドレス信号を出力するようにし、他の一つはクロック信号(遅延信号ではない)により前記アドレスカウンタで発生したアドレス信号を出力するようにする。」と記載されているが、この記載では、内部アドレス信号を生成するための「アドレスカウンタ」をカウントアップするクロック信号と図3のノードN5に供給されるクロック信号との関係がどのようなものか明確でないために、意見書の【参考図2】に示されるようなタイミングの内部アドレスストローブ信号(int add strobe)が得られたとしても、図8あるいは図9に示されるようなタイミングで変化する入力アドレス信号(ｙa)が得られる理由が分からない。すなわち、図1の従来例では、図1の動作を説明する為の図2のタイムチャートから分かるようにクロック信号(clk)に同期して内部アドレスカウンタを歩進しているが、もし、図3に示される本願発明が、従来と同様にクロック信号(clk)に同期して内部アドレスカウンタの歩進を行うものであるとすると、図8の示されるようなタイミングの入力アドレス信号(ｙa)は得られる理由が分からない。 (2)図3に示されるマルチプレクサ制御部14の詳細な回路図面が図4に示されているが、この図4の遅延回路(DL)の遅延時間が如何なる時間にすれば良いのか明細書に全く記載されていない。したがって、図4のノードN10にどのようなタイミングの内部アドレスストローブ信号が得られるのか明確でなく、図8あるいは図9のようなタイミングで変化する入力アドレス信号(ｙa)が得られる理由が分からない。また、図9において、何故入力アドレス信号(ｙa)が、時刻ｔ2,ｔ3,ｔ4で切り替わるのかその理由が分からない(図8では、各時刻の中間で入力アドレス信号(ｙa)に切り替わっている)。 (3)図3に示されるスイッチ動作制御部22の詳細な回路が図7に示されているが、この図7の回路から、図9に示されるような波形の出力信号(sw en)が得られる理由が分からない。特に、遅延時間DLについては明細書中に全く記載されておらず、この遅延時間をどのような時間とすれば、図9に示されるような波形の出力信号(sw en)が得られるのか分からない。 (4)図3に示されるスイッチ回路23の動作が依然としてよく分からない。すなわち、図8あるいは図9に示される出力信号(sw en)がスイッチ回路23に供給されてMN6、MP6のオン、オフが制御されると、何故、図8あるいは図9に示される出力パルス信号(dｏ)が得られるのかその理由が分からない。 (5)出力バッファ制御部15から出力回路13に供給される制御信号がどのようなものか明細書に全く記載されておらず、図8あるいは図9に示されるような波形の出力パルス信号(dout)が得られる理由が分からない。すなわち、出力回路13から出力される出力パルス信号(dout)の出力の有無は、出力バッファ制御部15から供給される制御信号によって制御されるものであるが、この制御信号がどのようなものであるか明細書に何等記載されていないので、図8あるいは図9に示される出力パルス信号(dout)が得られる理由が分からない。 5.以上のとおりであるので、本件出願の発明の詳細な説明及び図面には、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に、その発明の構成及びその動作が明確かつ十分に記載されているとは認められないから、特許法第36条第4項に規定する要件を満たしていないので、当審で通知した上記拒絶理由によって拒絶するものとする。 よって、結論の通り審決する。 |
| 審理終結日 | 2003-02-18 |
| 結審通知日 | 2003-02-28 |
| 審決日 | 2003-03-19 |
| 出願番号 | 特願平8-111477 |
| 審決分類 |
P
1
8・
531-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
山本 穂積 村上 友幸 |
| 発明の名称 | 同期式記憶装置の信号伝達回路 |
| 代理人 | 徳永 博 |
| 代理人 | 杉村 興作 |
| 代理人 | 梅本 政夫 |
| 代理人 | 杉村 暁秀 |
| 代理人 | 高見 和明 |