• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1085738
審判番号 不服2002-16657  
総通号数 48 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1995-10-20 
種別 拒絶査定不服の審決 
審判請求日 2002-08-29 
確定日 2003-10-16 
事件の表示 平成 6年特許願第 82548号「多値データのデコード回路」拒絶査定に対する審判事件[平成 7年10月20日出願公開、特開平 7-272487]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯、本願発明
本願は、平成6年3月30日付けの出願であって、その請求項1に係る発明(以下、「本願発明」という。)は、平成14年9月30日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項1に記載された次のとおりのものと認める。
「【請求項1】2の3乗値データが記憶されているメモリセルの記憶状態を検出して解読するためのデコード回路であって、
上記メモリセルの記憶状態と、第m(mは1〜7の整数)値および第(m+1)値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する第1〜第7の比較器と、
上記第2の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第1のPMOSトランスファーゲートおよび第1のNMOSトランスファーゲートと、
上記第6の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第2のPMOSトランスファーゲートおよび第2のNMOSトランスファーゲートと、
上記第4の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第3および第4のPMOSトランスファーゲート、および第3および第4のNMOSトランスファーゲートとを備え、
上記第1の比較器の出力を上記第1のPMOSトランスファーゲートのソース端子に接続し、
上記第3の比較器の出力を上記第1のNMOSトランスファーゲートのソース端子に接続し、
上記第2の比較器の出力を上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のPMOSトランスファーゲートのソース端子に接続し、
上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのドレイン端子を、上記第4のPMOSトランスファーゲートのソース端子に共通接続し、
上記第5の比較器の出力を上記第2のPMOSトランスファーゲートのソース端子に接続し、
上記第7の比較器の出力を上記第2のNMOSトランスファーゲートのソース端子に接続し、
上記第6の比較器の出力を上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のNMOSトランスファーゲートのソース端子に接続し、
上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのドレイン端子を、上記第4のNMOSトランスファーゲートのソース端子に共通接続し、
上記第4のPMOSトランスファーゲートおよび上記第4のNMOSトランスファーゲートのドレイン端子を、第1のビット出力端子に共通接続し、
上記第3のPMOSトランスファーゲートおよび上記第3のNMOSトランスファーゲートのドレイン端子を、第2のビット出力端子に共通接続し、
上記第4の比較器の出力を、上記第3および第4のPMOSトランスファーゲート、ならびに上記第3および第4のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、第3のビット出力端子に接続したことを特徴とする2の3乗値データのデコード回路。」

2.引用例に記載されている発明
これに対し、原査定の拒絶の理由に引用した、特開平3-116494号公報(平成3年5月17日出願公開。以下、「引用例」という。)には、産業上の利用分野に関して、「本発明は半導体記憶回路装置に関し、特に、1ビットで3通り以上の状態を表す多値論理型の半導体記憶回路装置に関する。」(第1頁左下欄第17行〜右下欄第2行)と記載されている。
そして、第1図に関して、「第1図は本発明に係る半導体記憶回路装置の第1の実施例の構成図である。…(略)…13は電圧信号変換回路で、…(略)…端子VIに入力された電圧信号の2n通りの電圧に一対一に対応して決定されて出力される。M1〜Mjは電圧保持型メモリセルであり、この場合、j(自然数)ワードを構成している。」(第2頁左下欄第11行〜右下欄第7行)と記載されており、この第1図に示した電圧信号変換回路13のn=2とした場合の具体的な一例を示す第5図及び第1表(3頁左下欄)に関して以下の記載がなされている。
「第5図は、第1図に示した電圧信号変換回路13のn=2とした場合の具体的な一例を示す回路図である。同図において、V I は入力端子、D0,D1はデータ出力端子、55はインバータ回路、56,57はトランスファゲート、52は第1のスレッショルド電圧(ここでは1/2Vボルト)を持つインバータ回路、53は第2のスレッショルド電圧(ここでは5/6V -1 /2VTボルト)を持つインバータ回路、54は第3のスレッショルド電圧(ここでは1/6Vボルト)をもつインバ一タ回路である。このように、インバータ回路52〜54のスレッショルド電圧VTHを設定しておくことにより、入力端子VIに4通りの電圧V-VT, 2/3V, 1/3V,0ボルトが入力されたとき、出力端子O0,O1の出力は第1表にまとめた通りになる。…(略)…尚、上述した説明では、n=2の場合についての信号電圧変換回路、電圧信号変換回路について示したが、n=3以上のものもn=2と同じ考えで構成できることは明かである。」と記載されている。
したがって、上記引用例には、
2の2乗値データが記憶されている電圧保持型メモリセル(M1〜Mj)の記憶状態を検出して解読するための電圧信号変換回路(13)であって、
上記電圧保持型メモリセル(M1〜Mj)の記憶状態と、第m(mは1〜3の整数)値および第(m+1)値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する第1,第2及び第3のインバータ回路(54,52,53)と、
上記第2のインバータ回路(52)からの信号を、ゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第1のMOSトランスファーゲート(57)および上記第2のインバータ回路(52)からの信号を、反転用のインバータ(55)を介してゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第2のMOSトランスファーゲート(56)とを具え、
上記第1のインバータ回路(54)の出力を上記第1のMOSトランスファーゲート(57)のソースあるいはドレイン端子に接続し、
上記第3のインバータ回路(53)の出力を上記第2のMOSトランスファーゲート(56)のソースあるいはドレイン端子に接続し、
上記第2のインバータ回路(52)の出力を、上記反転用のインバータ(55)を介して上記第2のMOSトランスファーゲート(56)のゲート端子に接続すると共に上記第1のMOSトランスファーゲート(57)のゲート端子に接続し、
上記第1のMOSトランスファーゲート(56)および第2MOSトランスファーゲート(57)のドレインあるいはソース端子を第1のデータ出力端子(O1)に共通接続し、
上記第2のインバータ回路(52)の出力を第2のデータ出力端子(O0)に接続した2の2乗値データの電圧信号変換回路、に関する発明(以下、「引用例記載発明」という。)が記載されている。

3.本願発明と引用例に記載されている発明との対比
本願発明(以下、「前者」という。)と引用例記載発明(以下、「後者」という。)とを対比すると、後者の「電圧信号変換回路(13)」は、「電圧保持型メモリセル(M1〜Mj)」に記憶された4つの電圧状態を検出して解読する機能を有しているので、前者の「デコード回路」に相当していることは明らかである。そして、前者の「メモリセル」は、後者の「電圧保持型メモリセル(M1〜Mj)」に相当し、後者の「第1のインバータ(54)」、「第2のインバータ(52)」及び「第3のインバータ(53)」は、それぞれ異なったスレッショルド電圧値を持ち、入力される信号レベルとこのスレッショルド電圧値とを比較し、その比較結果に応じた出力をするものであるから前者の「比較器」に相当していることは明らかである(なお、反転増幅器のしきい値電圧を内部基準電圧とし、入力される信号レベルがこの内部基準電圧を超えるか否かで反転増幅器からの出力の有無を決定するような動作を、該反転増幅器にさせる場合、該反転増幅器を比較器と称することは、例えば、特開昭59-153324号公報に記載されている)。
よって、両者は、
「2のn乗値データが記憶されているメモリセルの記憶状態を検出して解読するためのデコード回路であって、
上記メモリセルの記憶状態と、第m(mは1〜2のn乗-1の整数)値および第(m+1)値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する複数の比較器と、
上記複数の比較器のうちの特定の比較器からの出力は、上記メモリセルに記憶されているデータが、当該比較器の基準電圧よりも小さな値として記憶されているか、あるいは大きな値として記憶されているかによって異なる状態の信号を出力し、小さな値が記憶されている場合には、上記出力によってMOSトランスファゲートを制御して当該比較器の基準電圧よりも更に小さな基準電圧を有する比較器からの出力を選択し、大きな値が記憶されている場合には、上記出力によってMOSトランスファゲートを制御して当該比較器の基準電圧よりも更に大きな基準電圧を有する比較器からの出力を選択し、上記複数の比較器からの出力を直接あるいは上記MOSトランスファゲートを介して複数の出力端子に導く2のn乗値のデコーダ回路。」である点で一致し、以下の点で相違する。
[相違点]
前者では、n=3、即ち8値の状態をメモリセルに記憶して、この8値の状態を識別するために、デコード回路を7つの比較器と4つのNMOSトランスファゲート及び4つのPMOSトランスファゲートそして3つの出力端子を用いて構成し、それらの接続関係は、
第2の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第1のPMOSトランスファーゲートおよび第1のNMOSトランスファーゲートと、
6の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第2のPMOSトランスファーゲートおよび第2のNMOSトランスファーゲートと、
第4の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第3および第4のPMOSトランスファーゲート、および第3および第4のNMOSトランスファーゲートと、
第1の比較器の出力を上記第1のPMOSトランスファーゲートのソース端子に接続し、
第3の比較器の出力を上記第1のNMOSトランスファーゲートのソース端子に接続し、
上記第2の比較器の出力を上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のPMOSトランスファーゲートのソース端子に接続し、
上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのドレイン端子を、上記第4のPMOSトランスファーゲートのソース端子に共通接続し、
第5の比較器の出力を上記第2のPMOSトランスファーゲートのソース端子に接続し、
第7の比較器の出力を上記第2のNMOSトランスファーゲートのソース端子に接続し、
第6の比較器の出力を上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のNMOSトランスファーゲートのソース端子に接続し、
上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのドレイン端子を、上記第4のNMOSトランスファーゲートのソース端子に共通接続し、
上記第4のPMOSトランスファーゲートおよび上記第4のNMOSトランスファーゲートのドレイン端子を、第1のビット出力端子に共通接続し、
上記第3のPMOSトランスファーゲートおよび上記第3のNMOSトランスファーゲートのドレイン端子を、第2のビット出力端子に共通接続し、
上記第4の比較器の出力を、上記第3および第4のPMOSトランスファーゲート、ならびに上記第3および第4のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、第3のビット出力端子に接続しているのに対して、後者では、n=2、即ち4値の状態をメモリセルに記憶して、この4値の状態を識別するために、デコード回路をそれぞれしきい値をことにする3つのインバータ(前者の「比較器」に相当)と2つのNMOSトランスファゲート及び1つの反転用のインバータそして2つの出力端子を用いて構成し、それらの接続関係は、
第2のインバータ回路(52)(前者の「比較器」に相当)からの信号を、ゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第1のMOSトランスファーゲート(57)および上記第2のインバータ回路(52)(前者の「比較器」に相当)からの信号を、反転用のインバータ(55)を介してゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第2のMOSトランスファーゲート(56)(前者の「比較器」に相当)とを具え、
上記第1のインバータ回路(54)の出力を上記第1のMOSトランスファーゲート(57)のソースあるいはドレイン端子に接続し、
上記第3のインバータ回路(53)の出力を上記第2のMOSトランスファーゲート(56)のソースあるいはドレイン端子に接続し、
上記第2のインバータ回路(52)の出力を、上記反転用のインバータ(55)を介して上記第2のMOSトランスファーゲート(56)のゲート端子に接続すると共に上記第1のMOSトランスファーゲート(57)のゲート端子に接続し、
上記第1のMOSトランスファーゲート(56)および第2MOSトランスファーゲート(57)のドレインあるいはソース端子を第1のデータ出力端子(O1)に共通接続し、
上記第2のインバータ回路(52)の出力を第2のデータ出力端子(O0)に接続している点。

4.相違点についての当審の判断
上記相違点について検討すると、引用例には「尚、上述した説明では、n=2の場合についての信号電圧変換回路、電圧信号変換回路について示したが、n=3以上のものもn=2と同じ考えで構成できることは明かである。」と明記されており、前者も後者も共に、メモリセルの記憶状態が所定の基準レベルより上位或いは下位のいずれの部分集合に属しているかを判定し、更に前記上位或いは下位の部分集合においても更に、その中の上位或いは下位の何れの部分集合に属しているかを判定する、所謂2分割法という考え方で多値の信号をデコードしている点で共通する。そして、前者のように、トランスファーゲートのソース端子を比較器の出力端子に接続して、該トランスファーゲートのドレイン側から出力を取り出すことは従来良く行われていることであり、また、ある同一のゲート電圧で一方のMOSトランスファゲートは導通状態に、他方のMOSトランスファゲートは非導通状態とする際に、N型のMOSとP型のMOSとを組み合わせるか、あるいは信号反転用のインバータを用いることによりN型のMOSトランジスタだけの構成とするかは、いずれも周知の技術事項であり、いずれを選択するかは当業者がその必要に応じて適宜為し得る程度の技術事項に過ぎないものと認められるから、後者の2の2乗値のデコーダを2の3乗値のデコーダにする際に、デコード回路を7つの比較器と4つのNMOSトランスファゲート及び4つのPMOSトランスファゲートそして3つの出力端子を用いて構成し、それらの接続関係を、
第2の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第1のPMOSトランスファーゲートおよび第1のNMOSトランスファーゲートと、
6の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第2のPMOSトランスファーゲートおよび第2のNMOSトランスファーゲートと、
第4の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第3および第4のPMOSトランスファーゲート、および第3および第4のNMOSトランスファーゲートと、
第1の比較器の出力を上記第1のPMOSトランスファーゲートのソース端子に接続し、
第3の比較器の出力を上記第1のNMOSトランスファーゲートのソース端子に接続し、
上記第2の比較器の出力を上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のPMOSトランスファーゲートのソース端子に接続し、
上記第1のPMOSトランスファーゲートおよび上記第1のNMOSトランスファーゲートのドレイン端子を、上記第4のPMOSトランスファーゲートのソース端子に共通接続し、
第5の比較器の出力を上記第2のPMOSトランスファーゲートのソース端子に接続し、
第7の比較器の出力を上記第2のNMOSトランスファーゲートのソース端子に接続し、
第6の比較器の出力を上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第3のNMOSトランスファーゲートのソース端子に接続し、
上記第2のPMOSトランスファーゲートおよび上記第2のNMOSトランスファーゲートのドレイン端子を、上記第4のNMOSトランスファーゲートのソース端子に共通接続し、
上記第4のPMOSトランスファーゲートおよび上記第4のNMOSトランスファーゲートのドレイン端子を、第1のビット出力端子に共通接続し、
上記第3のPMOSトランスファーゲートおよび上記第3のNMOSトランスファーゲートのドレイン端子を、第2のビット出力端子に共通接続し、
上記第4の比較器の出力を、上記第3および第4のPMOSトランスファーゲート、ならびに上記第3および第4のNMOSトランスファーゲートのゲート端子にそれぞれ接続するとともに、第3のビット出力端子に接続するようにして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
そして、本願発明の奏し得る作用・効果は引用例記載発明及び従来周知の技術事項から当業者が容易に予測し得る程度のものと認められる。

5.むすび
以上のとおりであるから、本願発明は上記引用例記載発明から当業者が容易に想到し得たものと認められるので、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2003-08-14 
結審通知日 2003-08-19 
審決日 2003-09-01 
出願番号 特願平6-82548
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 広岡 浩平、長島 孝志  
特許庁審判長 斎藤 操
特許庁審判官 村上 友幸
山本 穂積
発明の名称 多値データのデコード回路  
代理人 國分 孝悦  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ