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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1085744 |
| 審判番号 | 不服2002-19503 |
| 総通号数 | 48 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1993-06-11 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2002-10-07 |
| 確定日 | 2003-10-16 |
| 事件の表示 | 平成3年特許願第309094号「半導体記憶装置」拒絶査定に対する審判事件[平成5年6月11日出願公開、特開平5-144290]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯、本願発明 本願は、平成3年11月25日の出願であって、その請求項1に係る発明は、平成14年10月7日付の手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「【請求項1】 冗長メモリセルを含むメモリセルアレイと、 前記メモリセルアレイ中の不良メモリセルのアドレスを記憶する不良メモリセルアドレス記憶部を有し、入力されたアドレスが前記不良メモリセルアドレス記憶部に記憶されたアドレスであるときに前記メモリセルアレイ中の冗長メモリセルを選択する冗長メモリセル選択回路と、 入力されたアドレスが前記不良メモリセルアドレス記憶部に記憶されたアドレスと異なるときにメモリセルアレイ中の1つのメモリセルを選択するアドレスデコーダと、 前記アドレスデコーダまたは冗長メモリセル選択回路により選択されたメモリセルに対しデータの書き込みおよびデータの読み出しを行うデータ書き込み・読み出し回路とを備えた半導体記憶装置であって、 前記データ書き込み・読み出し回路で読み出したデータを外部からのデータ判定用期待値と比較することにより前記読み出したデータの正誤を判定する読み出しデータ判定回路を設け、 前記読み出しデータ判定回路で誤りと判定されたデータのアドレスを前記冗長メモリセル選択回路の不良メモリセルアドレス記憶部に記憶するようにしたことを特徴とする半導体記憶装置。」 2.引用例に記載された発明 これに対して、原査定の拒絶の理由に引用された特開平3-160698号公報(以下、「引用例1」という。)には、以下(a)〜(e)の事項が記載されている。 (a)「本発明はこのような点に鑑みてなされたものであり、その目的とするところは、試験用のテスタを必要とせず、かつ大量のチップを一度に試験できる不揮発性半導体記憶装置を得ることにある。」(第2頁左上欄第17〜20行) (b)「このような目的を達成するために本発明は、任意のアドレスデータを設定するアドレス設定手段と、任意のデータを設定するデータ設定手段と、セルフテスト時のデータの書込み・読出しを制御する書込み・読出し制御手段と、書き込んだデータと読み出したデータとを比較判断する比較判断手段と、この比較判断手段からの出力データが不一致を示しているとき不良メモリのアドレスを記憶する不良アドレス記憶手段と、この不良メモリをどの冗長メモリで救済するかを判断し、不良メモリ記憶手段からの出力データにより冗長メモリと不良メモリとを電気的に置き換える置換え手段と、置換えのためのアドレスデータを不揮発に記憶する置換え記憶手段と、通常のアドレスデータが不良メモリのアドレスを示すデータであるときメモリアクセスのアドレスデータを置き換えのための冗長メモリのアドレスデータに切り換えるアドレス切換手段とを設けるようにしたものである。」(第2頁右上欄第2〜19行) (c)「はじめにアドレスカウンタ12、13および不良アドレス記憶ラッチ22をリセットする(第2図のステップ30)。次に、書込みデータ設定回路20から、DQバッファ14、コンパレータ21へ書込みデータ(たとえばオール”1”)をセットする(第3図のステップ41)。次に、セットしたデータをリダンダンシー書込み・読出しコントロール回路11aで発生したコントロール信号(/CE、/WE)をもとにページ書込みする(ステップ42)。この時、コラムアドレスのインクリメントはYカウンタ12で行なう。書込み後に、Yカウンタ12をリセットし、Yカウンタ12の指定したカラムアドレスのデータを読み出す(ステップ43)。この時のコントロール信号(/CE、/OE)はリダンダンシー書込み・読出しコントロール回路11aで発生する。読み出したデータと先にセットした書込みデータとをコンパレータ21で比較する(ステップ44)。エラーが検出されればコンパレータ21がフラグを出力し、そのときのカラムアドレスを不良アドレス記憶ラッチ22がラッチする(ステップ45)。この動作をYカウンタ(カラム方向)をインクリメントしながら(ステップ46、47)1ページ分の全バイト(1ワード線分)に対して行なう。次に、書込みデータを別のデータ(たとえばオール”0”)にかえて(ステップ48)エラーチェックする。このようにして、あるページ(ワード線)に対して多種のデータパターンでエラーチェックを行なう。その結果、もしエラーが検出されれば、その不良カラムアドレスを不良アドレス記憶ラッチ22に記憶する。以上述べた動作を全ロウアドレスについて行なう(ステップ49、50)。つまり、一度でも不良と判定されれば、そのロウアドレスa1、カラムアドレスa2は不良アドレスとして不良アドレス記憶ラッチ22に記憶される。」(第3頁右上欄第10行〜同頁右下欄第5行) (d)「次に、スペア置換えについて説明する。スペア使用判断回路23は、リダンダンシー書込み・読出しコントロール回路11aからの置換え起動信号aの入力により、スペア置換えの動作を開始する。そして、不良アドレス記憶ラッチ22の情報がスペア使用判断回路23に出力され、スペア使用判断回路23は、効率よく不良アドレスを救済するように判断し、不良を救済するために必要なスペア数を求める。さらに、必要なスペア数と、使用できるスペア数を比較、全不良が救済できる場合は、置き換えるスペアアドレスを不揮発性ラッチ19a、19bへ出力し、そのアドレスをラッチし、アドレスの置換えを行なう(第2図のステップ32、33)。この時、その他、アドレス置換えに必要な情報も不揮発性ラッチ19aにラッチする。」(第3頁右下欄第6行〜第4頁左上欄第1行) (e)「通常時のチップからの読出しはアクセスされたアドレスデータcと不揮発性ラッチ19a、19bに蓄えたアドレスデータとをアドレス切換判断回路28a、28bが比較し、一致すれば、Xデコーダ16へスペアロウアドレス、Yデコーダ17へスペアカラムアドレスを出力して、スペアアドレスについて読出しを行なう。書込みについても同様である。」(第4頁左上欄第5〜12行) 上記(d)の「アドレスの置換え」のためには「置き換えるスペアアドレス」の他に置き換えられる「不良アドレス」の情報も必要であるから、「不揮発性ラッチ19a、19b」が「その他、アドレス置換えに必要な情報」として「不良アドレス」の情報もラッチすることは明らかである。 したがって、上記(a)〜(e)の記載事項及び図面の記載から、引用例1には、 冗長メモリセルを含むメモリアレイ18と、 メモリアレイ18の不良メモリセルの不良アドレスと該不良メモリセルと置き換える冗長メモリセルのスペアアドレスとを記憶する不揮発性ラッチ19a、19bと、 入力されたアドレスが不揮発性ラッチ19a、19bに記憶された不良メモリセルの不良アドレスであるときに該不良メモリセルと置き換える冗長メモリセルのスペアアドレスを出力するアドレス切換判断回路28a、28bと、 入力されたアドレスが不揮発性ラッチ19a、19bに記憶された不良メモリセルの不良アドレスと異なるときに該入力されたアドレスに基づいてメモリアレイ18中の1つのメモリセルを選択し、入力されたアドレスが不揮発性ラッチ19a、19bに記憶された不良メモリセルの不良アドレスであるときにアドレス切換判断回路28a、28bが出力した冗長メモリセルのスペアアドレスに基づいてメモリアレイ18中の冗長メモリセルを選択するアドレスデコーダ16、17と、 選択されたメモリセルに対しデータの書き込み及びデータの読み出しを行うセンスアンプ27とECC回路15とDQバッファ14とを備えた不揮発性半導体記憶装置であって、 センスアンプ27とECC回路15とで読み出したデータを書込みデータ設定回路20で設定した書込みデータと比較して読み出したデータのエラーを検出するコンパレータ21を設け、 コンパレータ21でエラーが検出されたデータのメモリセルのアドレスを不揮発性ラッチ19a、19bに不良メモリセルの不良アドレスとして記憶する不揮発性半導体記憶装置(以下、「引用例1に記載された発明」という。) が記載されていると認められる。 同じく引用された特開平1-282799号公報(以下、「引用例2」と言う。)には、「本発明は大容量の半導体記憶装置(以下、メモリLSIと称する)内部の回路構成に関し、特にこのメモリLSIの機能検査を簡便にするための回路構成に関するものである。」(第1頁左下欄第14〜17行)、「また、41は期待値を与えるための信号ライン、42はメモリLSI21の動作状態の切り替えのための信号ライン(必要な場合にのみ使用)である。」(第4頁左上欄第12〜15行)、「以上のように本発明は、半導体記憶装置の出力期待データを保持する第1の記憶回路と、半導体記憶装置の記憶部からの出力データを第1の記憶回路に保持された期待データと比較する比較回路と、この比較回路による比較結果を保持する第2の記憶回路とを半導体記憶装置の内部に備えたことにより、メモリセルアレイからの読み出しデータとメモリLSIの期待値との比較およびこの比較結果の保持はメモリLSI内部の簡単な回路によって行われる。このため、従来使用していた高価なテスタは不要となり、しかも、多数個のメモリLSIを一括して同時に、かつ、低コストにて検査を行えるという効果を有する。」(第4頁右上欄第4〜16行)と記載されており、これらの記載事項及び図面の記載から、引用例2には、 半導体記憶装置において、外部から与えられる出力期待データと半導体記憶装置の出力データとを半導体記憶装置内部の比較回路により比較して検査を行うこと が記載されていると認められる。 3.本願発明と引用例に記載された発明との対比 本願の請求項1に係る発明(以下、「前者」という。)と引用例1に記載された発明(以下、「後者」という。)とを対比すると、 後者の「メモリアレイ18」は、前者の「メモリセルアレイ」に相当し、 後者の「不揮発性ラッチ19a、19b」の不良メモリセルの不良アドレスを記憶する部分は、前者の「不良メモリセルアドレス記憶部」に相当し、 後者の「該不良メモリセルと置き換える冗長メモリセルのスペアアドレスを出力する」も、前者の「前記メモリセルアレイ中の冗長メモリセルを選択する」も、共に、前記メモリセルアレイ中の冗長メモリセルを選択するための動作ということができ、 後者の「不揮発性ラッチ19a、19b」と「アドレス切換判断回路28a、28b」とで、前者の「冗長メモリセル選択回路」と、冗長メモリセル選択のための回路として共通し、 後者の「センスアンプ27」と「ECC回路15」と「DQバッファ14」とで、前者の「データ書き込み・読み出し回路」に相当し、 後者の「不揮発性半導体記憶装置」は、前者の「半導体記憶装置」と、半導体記憶装置として共通し、 後者の「書き込みデータ」は、前者の「データ判定用期待値」に相当し、 後者の「エラーを検出するコンパレータ」は、前者の「正誤を判定する読み出しデータ判定回路」と、正誤を判定する読み出しデータ判定回路として共通している。 したがって、両者は、 冗長メモリセルを含むメモリセルアレイと、 前記メモリセルアレイ中の不良メモリセルのアドレスを記憶する不良メモリセルアドレス記憶部を有し、入力されたアドレスが前記不良メモリセルアドレス記憶部に記憶されたアドレスであるときに前記メモリセルアレイ中の冗長メモリセルを選択するための動作を行う冗長メモリセル選択のための回路と、 入力されたアドレスが前記不良メモリセルアドレス記憶部に記憶されたアドレスと異なるときにメモリセルアレイ中の1つのメモリセルを選択するアドレスデコーダと、 選択されたメモリセルに対しデータの書き込みおよびデータの読み出しを行うデータ書き込み・読み出し回路とを備えた半導体記憶装置であって、 前記データ書き込み・読み出し回路で読み出したデータをデータ判定用期待値と比較することにより前記読み出したデータの正誤を判定する読み出しデータ判定回路を設け、 前記読み出しデータ判定回路で誤りと判定されたデータのアドレスを前記冗長メモリセル選択回路の不良メモリセルアドレス記憶部に記憶するようにした半導体記憶装置 である点で一致し、以下の点で相違している。 [相違点1] 入力されたアドレスが不良メモリセルアドレス記憶部に記憶されたアドレスであるときに、前者は、冗長メモリセル選択回路が冗長メモリセルを選択するのに対して、後者は、冗長メモリセル選択のための回路が冗長メモリセルのアドレスを出力し、該出力されたアドレスに基づいてアドレスデコーダが冗長メモリセルを選択する点。 [相違点2] 前者のデータ判定用期待値が、半導体記憶装置外部からのデータであるのに対して、後者のデータ判定用期待値は、半導体記憶装置内部の書込みデータ設定回路で設定されるデータである点。 4.当審の判断 [相違点1]について検討する。 半導体記憶装置において、冗長メモリセルを選択するのに冗長メモリセル選択専用のデコーダにより選択することが周知であるから(例えば特開昭59-71199号公報特に第1図とその説明、特開平1-213893号公報特に第6図とその説明を参照されたい。)、後者において、冗長メモリ選択のための回路に冗長メモリセル選択専用の選択回路を設けて冗長メモリセル選択回路として、入力されたアドレスが不良メモリアドレス記憶部に記憶されたアドレスであるときに、冗長メモリセル選択回路が冗長メモリセルを選択するようにすることは、当業者が容易になし得たことである。 [相違点2]について検討する。 引用例2に、半導体記憶装置において、外部から与えられる出力期待データと半導体記憶装置の出力データとを半導体記憶装置内部の比較回路により比較して検査を行うことが記載されており、「従来使用していた高価なテスタは不要となり、しかも、多数個のメモリLSIを一括して同時に、かつ、低コストにて検査を行える」(第4頁右上欄第13〜16行)という効果は後者の「試験用のテスタを必要とせず、かつ大量のチップを一度に試験できる不揮発性半導体記憶装置を得る」(第2頁左上欄第18〜20行)という課題と矛盾しないものであるから、後者において、上記引用例2に記載された事項を適用して、データ判定用期待値を、半導体記憶装置外部からのデータとすることは、当業者が容易になし得たことである。 5.まとめ 以上のとおりであるので、本願の請求項1に係る発明は、引用例1、2に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2003-08-19 |
| 結審通知日 | 2003-08-19 |
| 審決日 | 2003-09-01 |
| 出願番号 | 特願平3-309094 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 堀江 義隆 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
辻本 泰隆 山本 穂積 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 宮井 暎夫 |