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| 審決分類 |
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C 審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1087922 |
| 審判番号 | 不服2001-21094 |
| 総通号数 | 49 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1998-11-17 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2001-11-26 |
| 確定日 | 2003-12-03 |
| 事件の表示 | 平成 8年特許願第151737号「階層的ビットラインを有するメモリ装置」拒絶査定に対する審判事件[平成10年11月17日出願公開、特開平10-308089]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年5月22日の出願(パリ条約による優先権主張、平成7年5月22日、大韓民国)であって、平成11年3月3日付の拒絶の理由の通知に対して、その指定された期間内である、平成11年6月16日付で意見書を提出するとともに手続補正がなされたが、平成13年8月17日付で拒絶の査定を受けたものであり、この査定を不服として、平成13年11月26日付で審判の請求をし、同年12月26日に手続補正がなされたものである。 2.平成13年12月26日付の手続補正(以下、「本件手続補正」という。)について [補正却下の決定の結論] 平成13年12月26日付の手続補正を却下する。 [理由] (1)本件手続補正 平成13年12月26日付の手続補正は、平成11年6月16日付け手続補正により補正された特許請求の範囲(以下、「補正前の特許請求の範囲」という。)について、次のとおり(以下、「補正後の特許請求の範囲」という。)補正(以下、「本件補正」という。)することを含むものである。 (補正前の特許請求の範囲) 【請求項1】メモリーセルに貯蔵されデータを入出力手段に伝送するための多数のセンス増幅器と、 多数の上記メモリーセルと各々連結された第1及び第2ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、 所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第1グローバルビットラインと、 多数の上記第1グローバルビットラインに相応するように分割されて上記センス増幅記と選択的に連結されて上記第1グローバルビットラインと対を形成する多数の第2グローバルビットラインと、 多数の第1制御信号に応答して上記分割された多数の第1及び第2グローバルビットラインを選択的に連結する多数の第1スイチング手段と、 多数の第2制御信号に応答して上記ローカルビットライン対の第1ビットライン及び第2ビットラインを分割された多数の第1及び第2グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第2スイチング手段を含むものの、 上記多数の第1制御信号及び第2制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。 【請求項2】請求項1において、上記メモリ装置は上記第2制御信号の入力を受けて上記第1制御信号を生成するためのNORゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。 【請求項3】メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、 上記メモリーセルの数によって多数に分割されて上記センス増幅器と選択的に連結される多数のグローバルビットラインと、 多数の第1制御信号に応答して上記分割された多数のグローバルビットラインを選択的に互いに連結させる多数の第1スイチング手段と、 多数の第1及び第2ビットラインを各々含んで上記メモリセルと連結された多数のローカルビットライン対と、 多数の第2制御信号に応答して上記ローカルビットライン対を上記グローバルビットラインに選択的に連結する第2スイチング手段を含むものの、 上記ローカルビットライン対の第1及び第2ビットラインは互いに他のセンス増幅器と連結されるように互いに分割された他のグローバルビットラインと連結され、上記多数の第1制御信号及び第2制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読むためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。 【請求項4】請求項3において、上記メモリ装置は上記第2制御信号の入力を受けて上記1制御信号を生成するためのNORゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。 【請求項5】メモリーセルに貯蔵されたデータを入出力手段こ伝送するための多数の増幅器と、 多数のメモリブロックを含んで、 上記メモリブロックは、 第1メモリセルと電気的に連結可能であるものの、多数に分離されている第1ビットラインと、 第2メモリセルと電気的に連結可能であるものの多数に分離されて上記第1ビットラインと第1ビットライン対を形成する第2ビットラインと、 第3メモリセルと電気的に連結可能であるものの多数に分離されている第3ビットラインと、 第4メモリセルと電気的に連結可能であるものの多数に分離されて上記第3ビットラインと第2ビットライン対を形成する第4ビットラインと、 上記第lないし第4メモリセルと連結された多数のワードラインと、 上記センズ増幅器と電気的に連結可能であるものの多数に分割された第1グローバルビヅトラインと、 上記センス増幅器と電気的に連結可能であるものの多数に分割された第2グローバルビットラインと、 多数の第1制御信号に各々応答して上記第1ビットラインを多数に分割した上記第1グローバルビットラインのある一部と、上記第2ビットラインを多数に分割した上記第1グローバルビットラインの他の一部と、上記第3ビットラインを多数に分割した上記第2グローバルビットラインのある一部と、上記第4ビットラインを多数こ分割した上記第2グローバルビットラインの他の一部と各々選択的に連結させる第1スイチング手段と、 多数の第2制御信号に各々応答して上記分割された第1及び第2グローバルビットラインを選択的に連結する第2スイチング手段とを含むものの、 上記多数の第1制御倍号及び第2制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読むためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうちいずれか一つの信号だけが非活性化され、上記多数の第2制御信号のうちいずれか一つの信号だけが活性化されて上記第1ないし第4ビットラインを上記第1及び第2グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。 【請求項6】請求項5において、上記メモリ装置は上記第2制御信号の入力を受けて上記第1制御信号を生成するためのNORゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。 (補正後の特許請求の範囲) 【請求項1】メモリーセルに貯蔵されたデータを入出力手段に伝送するための複数のセンス増幅器と、 複数のメモリーセルと各々連結された第1及び第2のビットラインで構成されて前記センス増幅器にセルデータを伝送するための複数のローカルビットライン対と、 前記ローカルビットライン対からのセルデータを前記センス増幅器へ伝送する第1と第2で対を形成し、それぞれが3分割以上に多分割可能な第1及び第2グローバルビットラインと、 第1制御信号により前記第1及び第2グローバルビットラインを選択的に連結する第1スイッチ部と、第2制御信号により前記ローカルビットラインを前記グローバルビットラインに選択的に連結する第2スイッチ部とで構成される複数のスイッチ手段と、 前記ローカルビットラインの数と対応するように、前記第2制御信号を生成するローアドレスデコーダと、 前記ローアドレスデコーダからの第2制御信号を組み合わせて前記第1制御信号を生成する論理部とを備え、 前記スイッチ手段の第1及び第2スイッチ部による選択的な前記グローバルビットライン及びローカルビットラインの分割及び/又は連結により前記複数のセンス増幅器によってデータ検出が可能な前記セル数を数倍に増加させ、セルアレイ全体での前記センス増幅器の必要数を数分の1に削減可能にすることを特徴とする階層的ビットラインを有するメモリ装置。 【請求項2】請求項1に記載の階層的ビットラインを有するメモリ装置において、 オープンビット線(1交点)で構成されたセルブロックに連結するローカルビットラインと、 前記ローカルビットラインからのセルデータをセンス増幅器へ伝送する分割可能な単一のグローバルビットラインと、 スイッチ数が前記スイッチ手段の半数のスイッチ手段とを備えたことを特徴とする階層的ビットラインを有するメモリ装置。 【請求項3】前記スイッチ手段の第1及び第2スイッチ部による選択的な前記グローバルビットライン及びローカルビットラインの分割及び/又は連結により前記複数のセンス増幅器によってデータ検出が可能な前記セル数を数倍に増加させ、セルアレイ全体での前記センス増幅器の必要数を数分の1に削減可能にすることは、少なくとも、2対4個のセルを有する第1乃至第3セルブロックの3段にて構成し、前記スイッチ手段2段による切替えを行った場合は、前記センス増幅器1個当たりのデータ検出可能セル数を4倍に増加させ、セルアレイ全体で必要な前記センス増幅器の数を1/4に削減できることを特徴とする請求項1又は2に記載の階層的ビットラインを有するメモリ装置。 【請求項4】前記スイッチ手段は、前記第1セルブロックのセルデータ検出時には、前記第1スイッチ手段の第2制御信号はON、第1制御信号及び他の第2制御信号はOFF、第2スイッチ手段の第1制御信号はON、第2制御信号は全てOFFとして検出することを特徴とする請求項1乃至3のいずれかに記載の階層的ビットラインを有するメモリ装置。 【請求項5】前記スイッチ手段は、前記第2セルブロックのセルデータ検出時には、前記第1スイッチ手段の他の第2制御信号はON、第1制御信号及び第2制御信号はOFF、第2スイッチ手段の第1制御信号はON、第2制御信号はOFFとして検出を行うか、若しくは、前記第1スイッチ手段の第1制御信号はON、第2制御信号は全てOFF、前記第2スイッチ手段の第2制御信号はON、第1制御信号及び他の第2制御信号はOFFとして検出することを特徴とする請求項1乃至3のいずれかに記載の階層的ビットラインを有するメモリ装置。 (2)本件補正の目的 本件補正が、特許法第17条の2第4項に掲げる事項を目的とするものであるかを検討する。 審判請求人は、審判請求書の「(6)補正の根拠の明示」において、「平成13年12月26日付け手続補正における請求項1の補正事項は、平成11年6月16日付け手続補正書、特許請求の範囲、請求項1に記載されていた事項について、…制御の内容を明確化している。」と述べているので、補正前の特許請求の範囲の請求項1に記載されている事項と、補正後の特許請求の範囲の請求項1に記載されている事項を対比すると、補正後の特許請求の範囲の請求項1は、補正前の特許請求の範囲の請求項1に記載されている「選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させる」という構成要件を欠くものである。そして、この構成要件によって、補正前の特許請求の範囲の請求項1は、メモリセルから読み出したデータを、左右のセンスアンプにどのように伝達するのか限定しているので、この構成要件を欠く本件補正は、補正前の特許請求の範囲の請求項1に係る発明の構成を拡張するものである。なお、念のために、補正後の特許請求の範囲の請求項1と、補正前の特許請求の範囲の請求項3あるいは5とを対比すると、補正前の特許請求の範囲の請求項3あるいは5のいずれも上記「選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させる」という構成要件を備えているので、これらの発明と対比しても、この構成要件を欠く本件補正は、補正前の特許請求の範囲の請求項3あるいは5に係る発明の構成を拡張するものである。 よって、本件補正は、補正前の発明を特定するために必要な事項の範囲内において、その補正前の発明を特定するために必要な事項の全部又は一部を限定するものではない。 (3)むすび 以上のとおりであるから、本件手続補正は、特許法第17条の2第4項の規定に適合しないので、同法第159条第1項で準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明について 平成13年12月26日付の手続補正は上記のとおり決定をもって却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成11年6月16日付け手続補正書により補正をされた明細書及び図面の記載から見て、その請求項1に記載された次のとおりのものと認める。 「【請求項1】メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、 多数の上記メモリーセルと各々連結された第1及び第2ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、 所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第1グローバルビットラインと、 多数の上記第1グローバルビットラインに相応するように分割されて上記センス増幅器と選択的に連結されて上記第1グローバルビットラインと対を形成する多数の第2グローバルビットラインと、 多数の第1制御信号に応答して上記分割された多数の第1及び第2グローバルビットラインを選択的に連結する多数の第1スイチング手段と、 多数の第2制御信号に応答して上記ローカルビットライン対の第1ビットライン及び第2ビットラインを分割された多数の第1及び第2グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第2スイチング手段を含むものの、 上記多数の第1制御信号及び第2制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。」 なお、「貯蔵されデータ」の記載は、「貯蔵されたデータ」の誤記とし、「センス増幅記」の記載は、「センス増幅器」の誤記としてそれぞれ訂正した。 (1)引用例 (引用例の記載事項) これに対して、原査定の拒絶の理由に引用された特開昭61-217994号公報(昭和61年9月27日出願公開。以下、「引用例」という。)には、メモリセルアレイの全体構成を示す第1図及びスイッチ部の詳細を示す第2図に関して、以下の記載がなされている。 (a)第1図は本発明の実施例であり、メモリセルアレイを4分割した場合の図である。1-1、1-2、1-3、1-4はサブブロック、2-1、2-2、2-3、2-4はビット線、3-1、3-2、3-3、3-4はメインビット線、4はメモリセル、5はダミーセル、6はワード線、7はダミーワード線、8はスイッチ部、9-1、9-2はセンス回路である。各サブブロック1-1〜1-4内のメモリセルアレイは、対称形ビット線形式(1交点式)での構成であり、各ワード線と各ビット線の交点にメモリセルが配列されている。(第3頁右上欄第7行〜第17行) (b)また、第2図は第1図のスイッチ部8の一例であり、MOSトランジスタを用いた場合の例である。Q1〜Q2はMOSトランジスタであり、アドレス信号により制御される10および11で示す制御線により上記Q1〜Q2のトランジスタのON/OFFを制御する。(第3頁右上欄第17行〜左下欄第3行) (c)今、第1図の1-2なるサブブロック内の左側の或るワード線が選択された場合を考えると、そのワード線により活性化されたメモリセル情報が、2-1、2-3で示すビット線上に読出される。一方、2-2、2-4 で示すビット線上には、7で示すダミーワード線により活性化されたダミーセル情報が、メモリセル情報と同時に読出される。(第3頁左下欄第4行〜第11行) (d)ところで、この時点での8で示すスイッチ部の状態は、次のように設定されている。つまり、選択ワード線が存在する1-2なるサブブロック内のスイッチ部では、第2図中の10なる制御線が高レベル状態、11なる制御線が低レベル状態であり、その結果Q1とQ2のトランジスタではOFF状態、Q3、Q4、Q5、Q6のトランジスタはON状態となり、2-1なるビット線は3-1なるメインビット線と、2-2なるビット線は3-3なるメインビット線と、2-3なるビット線は3-2なるメインビット線と、2-4なるビット線は3-4なるメインビット線と、2-4なるビット線は3-4なるメインビット線とそれぞれ接続される。(第3頁左下欄第11行〜右下欄第3行) (e)一方、1-1、1-3、1-4なる非選択サブブロック内のスイッチ部では、第2図中の10なる制御線が低レベル状態、11なる制御線が高レベル状態であり、その結果Q1とQ2のトランジスタはON状態、 Q3、Q4、Q5、Q6のトランジスタはOFF状態となり、3-1なるメインビット線は3-4なるメインビット線とそれぞれ接続される。したがって、1-2なるサブブロック内の2-1および2-2のビット線上のメモリセル情報およびダミーセル情報(参照信号)は9-2なるセンス回路に入力され、両方のセンス回路により読出される。(第3頁右下欄第3行〜第19行) そして、引用例においても、センス回路によってメモリセルに貯蔵されたデータを増幅して入出力手段に伝送しているものと認められ、また、メモリセルアレイサブブロック(1-1〜1-4)は、所定数のメモリセルによって構成されていることは明らかである。また、上記(e)の記載から、引用例においても、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、多数の制御線(11)上の制御信号のうち一つの信号だけが非活性化され、多数の制御線(10)上の制御信号のうち一つの信号だけが活性化されてビットライン(2-1)をメインビットライン(3-1)と連結させていることは明らかであるから、引用例には、 「メモリーセル(4)に貯蔵されたデータを入出力手段に伝送するための第1及び第2のセンス回路(9-1、9-2)と、多数の上記メモリーセル(4)と各々連結された第1及び第2ビットライン(2-1、2-3)で構成されて上記第1及び第2のセンス回路(9-1、9-2)にセルデータを伝送するための多数のビットライン対(2-1、2-3)と、 所定数のメモリセルによって多数に分割されて上記センス回路(9-1、9-2)と選択的に連結される多数の第1メインビットライン(3-1)と、 多数の上記第1メインビットライン(3-1)に相応するように分割されて上記センス回路(9-1、9-2)と選択的に連結されて上記第1メインビットライン(3-1)と対を形成する多数の第2メインビットライン(3-2)と、 多数の制御線(11)上の制御信号に応答して上記分割された多数の第1及び第2メインビットライン(3-1、3-2)を選択的に連結する多数のMOSトランジスタ(Q1)と、 多数の制御線(10)上の制御信号に応答して上記ビットライン対の第1ビットライン(2-1)及び第2ビットライン(2-3)を分割された多数の第1及び第2メインビットライン(2-1、2-3)に各々選択的に連結してセンス増幅を遂行するようにする多数のMOSトランジスタ(Q3、Q5)を含み、 選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の制御線(11)上の制御信号のうち一つの信号だけが非活性化され、上記多数の制御線(10)上の制御信号のうち一つの信号だけが活性化されて上記ビットライン(2-1)を上記メインビットライン(3-1)と連結させた階層的ビットラインを有するメモリ装置。」(以下、「引用例に記載された発明」という。)が記載されていると認められる。 (2)対比 本願発明(以下、「前者」という。)と引用例に記載された発明(以下、「後者」という。)を対比すると、前者の「多数のセンス増幅器」、「ローカルビットライン対」、「第1グローバルビットライン」及び「第2グローバルビットライン」は、後者の「第1及び第2のセンス回路(9-1、9-2)」、「ビットライン対(2-1、2-3)」、「第1メインビットライン(3-1)」及び「第2メインビットライン(3-2)」にそれぞれ相当し、また、前者の「第1制御信号」、「第1スイッチング手段」、「第2制御信号」、「第1ビットライン」、「第2ビットライン」及び「第2スイッチング手段」は、後者の「制御線(11)上の制御信号」、「MOSトランジスタ(Q1)」、「制御線(10)上の制御信号」、「第1ビットライン(2-1)」、「第2ビットライン(2-3)」及び「MOSトランジスタ(Q3、Q5)」にそれぞれ相当しているものと認められるから、両者の発明は、 「メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、 多数の上記メモリーセルと各々連結された第1及び第2ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、 所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第1グローバルビットラインと、 多数の上記第1グローバルビットラインに相応するように分割されて上記センス増幅器と選択的に連結されて上記第1グローバルビットラインと対を形成する多数の第2グローバルビットラインと、 多数の第1制御信号に応答して上記分割された多数の第1及び第2グローバルビットラインを選択的に連結する多数の第1スイチング手段と、 多数の第2制御信号に応答して上記ローカルビットライン対の第1ビットライン及び第2ビットラインを分割された多数の第1及び第2グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第2スイチング手段を含むものの、 選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第1制御信号のうち一つの信号だけが非活性化され、上記多数の第2制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。」である点で一致し、以下の点で相違しているものと認められる。 [相違点] 前者では、「第1制御信号」及び「第2制御信号」は、「ワードライン」が選択される前に「ローデコーダー」を通じて生成されているのに対して、後者はこのような構成とはなっていない点。 (3)当審の判断 上記相違点について検討すると、ローアドレス信号の一部をデコードしてブロック選択信号として利用することは、例えば特開平3-241589号公報(特に、第6図の記載参照)あるいは特開平7-111083号公報(特に、段落0095の記載参照)に記載されているように従来周知の技術事項であり、また、ワードラインが選択される前にブロック選択用の制御信号を生成することは当業者がその必要に応じて適宜為し得る程度のものと認められるから、引用例に記載されている発明の「制御線(11)上の制御信号」及び「制御線(10)上の制御信号」をワードラインが選択される前にローアドレスをデコードするデコーダを通じて生成して、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。 よって、上記相違点を格別のものとは認めることはできない。 そして、前者の作用効果も、後者及び周知の技術手段の効果から当業者が予測できる範囲内のものである。 (4)むすび したがって、本願発明は、引用例に記載された発明および周知の技術事項に基いて、当業者が容易に推考できたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2003-07-01 |
| 結審通知日 | 2003-07-08 |
| 審決日 | 2003-07-22 |
| 出願番号 | 特願平8-151737 |
| 審決分類 |
P
1
8・
572-
Z
(G11C)
P 1 8・ 121- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 飯田 清司、堀田 和義 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
辻本 泰隆 山本 穂積 |
| 発明の名称 | 階層的ビットラインを有するメモリ装置 |
| 代理人 | 斎藤 栄一 |