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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1089243 |
| 審判番号 | 不服2000-16876 |
| 総通号数 | 50 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-11-12 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-10-23 |
| 確定日 | 2003-12-24 |
| 事件の表示 | 平成 8年特許願第 13104号「多レベル不揮発性メモリセル読み出し方法および回路」拒絶査定に対する審判事件[平成 8年11月12日出願公開、特開平 8-297984]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯、本願発明 本願は、平成8年1月29日の出願(パリ条約による優先権主張1995年1月27日、イタリア国)であって、その請求項1に係る発明(以下、「本願発明」という。)は、平成15年6月19付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「【請求項1】複数m=2n(n≧2)の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセルを読み出し、前記メモリセル(MC)の書き込みレベルを表す出力ディジタルコードを出力する回路において、 読み出すべきメモリセル(MC)を予め決められた状態にバイアスして、前記メモリセル(MC)が、セル電流(IC)をセルの書き込みレベルの1つに各々対応する複数mの異なったセル電流値(IC0-IC3;IC0-IC15)に属する値に減少させるようにするバイアス手段と、 m-1の異なった基準電流値(I0-I2;I0-I14)の各々1つを発生するm-1の基準電流発生器と、前記m-1の基準電流値(I0-I2;I0-I14)のうち一度に1つを選択する手段(SW0-SW2)とからなる可変基準電流発生器(G)と、 前記セル電流(IC)と前記可変基準電流発生器(G)出力とを比較し、前記セル電流値を2つのセル電流値のサブ範囲に分割し、前記セル電流が属するセル電流値のサブ範囲を決定する信号を出力する、1個の電流比較器(1)と、 前記1個の電流比較器(1)の出力信号(CMP,CMPN)を受け、前記メモリセル(MC)の書き込みレベルを表す出力ディジタルコードを発生すると共に、前記可変基準電流発生器(G)を制御する順次近似レジスタ(2)とを具え、前記順次近似レジスタ(2)は、予め決められた初期状態から開始し、該初期状態において、前記可変基準電流発生器(G)に前記複数のセル電流値(IC0-IC3;IC0-IC15)の最小値(IC0)および最大値(IC3;IC15)の間のちょうど中央の値を有する基準電流を発生させる逐次ネットワーク(12)を具え、前記逐次ネットワーク(12)は、順次の状態を通じて、前の状態と前記電流比較器(1)の出力信号(CMP,CMPN)とによって決定される各々1つの状態に進み、前記逐次ネットワーク(12)の各状態が、前記可変基準電流発生器(G)に前記セル電流が含まれる前記セル電流値(IC0-IC3;IC0-IC15)のサブ範囲の最小値および最大値間のちょうど中央の値を有する基準電流を発生させ、これを、前記サブ範囲が、1つのセル電流値のみを含むようになるまで繰り返すことを特徴とする多レベル不揮発性メモリを読み出す回路。」 なお、「前記基準電流発生器(G)」の記載は「前記可変基準電流発生器(G)」の明らかな誤記として訂正した。 2.引用例に記載されている発明 これに対して、当審の平成14年12月25日付けの拒絶の理由に引用した、特開平5-252038号公報(平成5年9月28日出願公開。以下、「引用例1」という。)には、図1に関して下記の事項が記載されている。 (a)【産業上の利用分野】 本発明はアナログ入力電流をディジタル出力に変換するアナログ/デジタル変換器(以下、A/D変換器と称す)に関する。(段落【0001】) (b)【実施例】 次に、本発明の実施例について図面を参照して説明する。図1は本発明の一実施例を示すA/D変換器の回路図である。図1に示すように、本実施例は4ビットのA/D変換器の回路を示し、第1の定電圧源1にそれぞれ一端を接続した抵抗負荷R1 ,R2 と、これらの抵抗R1 ,R2 の他端であるA,B点にそれぞれ接続したMOSトランジスタからなる第1のスイッチSおよび同様に複数個並列接続された第2のスイッチSR0〜SR3と、これら第1のスイッチSおよび第2のスイッチSR0〜SR3の他端と第2の定電圧源2との間に接続した第1の定電流源Iinおよび2進で重み付けされた第2の定電流源IR0〜IR3と、A,B点の電位を比較する比較部3と、この比較結果に基ずき第2のスイッチSR0〜SR3を制御する論理部4とを有する。また、抵抗R1 には入力電流に比例した電流が流れるが、説明を簡単にするために入力電流と等しい電流Iinが流れるとする。しかも、2進で重み付けされた定電流源IR3,IR2,IR1,IR0の電流値をそれぞれIR /2,IR /4,IR /8,IR /16とする。更に、抵抗R1 とR2 の値は等しく、その値をRとする。(段落【0008】) (c)以下、図1に示すA/D変換器の回路動作を説明する。抵抗R1 には入力電流と等しい大きさの電流Iinが流れるので、抵抗R1 での電圧降下はR×Iinとなり、接点Aの電位VA は第1の電源電圧をVDDとすると、VA =VDD-R1×Iinである。まず、A/D変換の第1ステップでは、スイッチSR3をオン、スイッチSR2〜SR0をオフとする。このとき、抵抗R2 にはIR /2の電流が流れ、電圧降下はR2×(IR /2)となる。従って、接点Bの電位VB はVDD-R2×(IR /2)となる。比較部3はこのVA とVB を比較し、VA 〈VB であれば最上位ビットD3 が”1”となり、VA 〉VB であればD3 は”0”となる。また、第1のスイッチSはD3 が”1”であればオンのままであり、D3 が”0”であればオフになる。次に、第2ステップでは、スイッチSR2がオンになり、抵抗R2 に対し、D3 が”1”であれば(IR /2+IR /4)の電流を流し、D3 が”0”であれば(IR /4)の電流を流す。ここで、再びA,B点の電位VA とVB を比較し、第2上位ビットを求める。以下、同様なスイッチのオン,オフを繰り返し、抵抗R1 とR2 に流れる電流が等しくなるようなスイッチの組み合わせを見つけだすことにより、4ビットのA/D変換結果を得る。…(略)…がA/D変換器の出力結果となる。(段落【0011】) 引用例1に記載されているアナログ/デシタル変換器は、入力電流の値を測定し、その測定結果をディジタルコードとして出力する回路といえる。 そして、上記(c)の動作を実現するためには、引用例1に記載されている「論理部4」に、本願発明と同様に、「電圧比較器(3)」の出力信号を受けて「基準電流発生器」を制御する、逐次ネットワークを含む順次近似レジスタに相当する手段が当然備えられているものと認められるから、引用例1には、 入力電流を測定し、その測定結果を出力ディジタルコードとして出力する回路において、 複数個の異なった基準電流値の各々1つを発生する複数個の第2の定電流源(IR0〜IR3)と、前記複数個の基準電流値を適宜選択する第2のスイッチ(SR0〜SR3)とからなる可変基準電流発生器と、 入力電流である第1の定電流源(Iin)と前記可変基準電流発生器出力とを比較する1個の電圧比較器(3)と、 前記1個の電圧比較器(3)の出力信号を受け、前記可変基準電流発生器を制御する順次近似レジスタとを具え、 前記順次近似レジスタは、予め決められた初期状態から開始し、前記可変基準電流発生器に前記定電流源(Iin)の値の最小値および最大値の間の値を有する基準電流を発生させる逐次ネットワークを具え、前記逐次ネットワークは、順次の状態を通じて、前の状態と前記電圧比較器(3)の出力信号とによって決定される各々1つの状態に進み、前記逐次ネットワークの各状態が、前記定電流源(Iin)の値の最小値および最大値間の値を有する個々の基準電流値(IR0〜IR3)を発生する個々の電流発生器の一つの活性化を決定する入力電流を測定する回路、に関する発明(以下、「引用例1記載発明」という。)が記載されている。 また、当審の平成14年12月25日付けの拒絶の理由に引用した、特開平4-184794号公報(平成4年7月1日出願公開。以下、「引用例2」という。)には、下記の事項が図面と共に記載されている。 (イ)また、メモリセルM1は、1つにつき、2ビットのデータ、“LL”、“LH”、“HL”、“HH”のうちの一つを記憶する、いわゆる、2ビットセルである。(第3頁左上欄第19行〜右上欄第2行) (ロ)この種の2ビットセルは、トランジスタのしきい値電圧を4つ設定することにより実現できる。たとえば、読出専用メモリ(ROM)を例にとると、一般的なマスクROM用のメモリセルでは、周知のイオン注入方式で、所望の4つのしきい値を、2枚のマスクと、2種の不純物の混入により以下のように設定できる。(第3頁右上欄第3行〜第9行) (ハ)こうして設定した4値のしきい値、VTLL、VTLH、VTHL、VTHHの一例は、次のようになる。すなわち、VTLL=-3V＜VTLH=1V＜VTHL=3V＜VTHH=7Vである。(第3頁右上欄末行〜左下欄第4行) (ニ)本実施例では、次の3つの読出電圧、すなわち、基準読出電圧VGM低レベル読出電圧VGL、高レベル読出電圧VGHをそれぞれ設定する。これらのしきい値電圧および読出電圧との関係は以下のようになる。すなわち、VTLL＜VGL＜VTLH＜VGM＜VTHL＜VGH＜VTHHである。(第3頁左下欄第8行〜第13行) (ホ)まず、選択メモリセルM1のしきい値がVTLLまたはVTLHの場合は、基準読出電圧VGMに対し、VTLL,VTLH＜VGM である。したがって、メモリセルM1はオンビットとなり、出力信号S1が低レベル“L”となり出力バッファ回路7は“出力01としてL”を出力する。(第3頁左下欄末行〜右下欄第5行) (ヘ)ここでデータラッチ回路9は、データラッチ信号DLの制御により次のアドレス切換までこのデータ“L”を保持し、出力信号S1を出力し続ける。続いて、出力信号S1のレベルから選択メモリセルM1の出力が“L”であることが判別された後、このレベル情報を受けワード制御信号SWによりワード制御部8は、低レベル読出電圧VGLをメモリセルM1のゲートに印加する。(第3頁右下欄第6行〜第14行) (ト)この結果、VTLL＜VGL＜VTLHとなるから、メモリセルM1のしきい値電圧が、VTLLの場合、メモリセルM1は、オンビットとなり、出力信号S2が“L”となり、出力バッファ回路10は出力02として“L”を出力する。(第3頁右下欄第15行〜第19行) (チ)また、メモリセルM1のしきい値電圧がVTLHの場合、メモリセルM1は、オフビットとなり、出力信号S2が“H”となり、出力バッファ回路10は“H”を出力する。(第3頁右下欄末行〜第4頁左上欄第3行) (リ)次に、選択メモリセルM1のしきい値電圧がVTHL,VTHHの場合は、基準読出電圧VGM に対し、VGM＜VTHL,VTHHである。したがって、メモリセルM1はオフビットとなり、出力信号S1は高レベル“H”となり、出力バッファ回路7は出力01として高レベル“H”を出力する。前述の場合と同様に、ここでデータラッチ回路9は、次のアドレス切換までこのデータ“H”を保持する。(第4頁左上欄第4行〜第12行) (ヌ)続いて、出力信号S1のレベルから選択メモリセルM1の出力が“H”であることが判別された後、このレベル情報によりワード制御部8は、高レベル読出電圧VGHをメモリセルM1のゲートに印加する。この結果、VTHL＜VGH＜VTHHとなるから、メモリセルM1のしきい値電圧が、VTHL の場合、メモリセルM1は、オンビットとなり、出力信号S2が“L”となり、出力バッファ回路10は出力02として“L”を出力する。(第4頁左上欄第13行〜右上欄第2行) (ル)また、メモリセルM1のしきい値電圧がVTHHの場合、メモリセルM1は、オフビットとなり、出力信号S2が“H”となり、出力バッファ回路10は、出力02として“H”を出力する。(第4頁右上欄第3行〜第6行) そして、引用例2に記載されている発明においても、メモリセル(M1)のソースードレイン間に電流が流れるか否かによって該メモリセルに記憶されている情報の有無を判別していることは明らかである。また、上記(ヘ)の記載から、データラッチ回路(9)の出力する出力信号(S1)は、メモリセル(M1)のしきい値を2つのしきい値のサブ範囲に分割し、メモリセル(M1)が属するしきい値のサブ範囲を決定するための信号であることは明らかであるから、引用例2には、 複数m=2n(n=2)の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセル(M1)に記憶された内容を読み出すために、m-1の異なった読み出し電圧(VGL、VGM及びVGH)を用意しておき、この用意しておいた読み出し電圧(VGL、VGM及びVGH)のいずれかの電圧を一度に1つ選択し、読み出すべきメモリセル(M1)に供給して、該メモリセル(M1)に流れるセル電流を制御して、該メモリセル(M1)のセル電流の有無によって該メモリセル(M1)のしきい値を2つのしきい値のサブ範囲に分割し、初期段階において、上記メモリセル(M1)の取り得るしきい値の最小値(VGL)及び最大値(VGH)の間のちょうど中央の値(VGM)に相当する電圧を該メモリセル(M1)に与え、該メモリセル(M1)にセル電流が流れた場合には、次の段階で、上記最大値(VGH)に相当する電圧を該メモリセル(M1)に与え、該メモリセル(M1)にセル電流が流れない場合には上記最小値(VGL)に相当する電圧を該メモリセル(M1)に与えることによって、前記サブ範囲に1つのしきい値のみが含まれるように制御して、少ない比較回数で多レベル不揮発性メモリセル(M1)に記憶された内容を読み出すようにすることが記載されている。 3.本願発明と引用例記載発明との対比 本願発明(以下、「前者」という。)と引用例1記載発明(以下、「後者」という。)とを対比すると、前者は、メモリセルの記憶内容をそのメモリセルに流れる電流の大きさで読み取るものであるから、電流を測定しその結果をディジタルコードとして出力する回路、という上位の概念で後者と一致する。また、前者の「基準電流発生器」及び「一度に1つを選択する手段」は、後者の「第2の定電流源(IR0〜IR3)」及び「第2のスイッチ(SR0〜SR3)」にそれぞれ相当しているから、、両者の発明は共に、 「電流の大きさを測定しその結果を出力ディジタルコードとして出力する回路において、 複数の異なった基準電流値の各々1つを発生する複数の基準電流発生器と、前記複数の基準電流値を選択する手段とからなる可変基準電流発生器と、 前記電流と前記可変基準電流発生器出力とを比較する1個の比較器と、 前記1個の比較器の出力信号を受け、前記電流のレベルを表す出力ディジタルコードを発生すると共に、前記可変基準電流発生器を制御する順次近似レジスタとを具え、前記順次近似レジスタは、予め決められた初期状態から開始し、前記可変基準電流発生器に前記電流の値の最大値及び最小値の間の値を有する基準電流を発生させる逐次ネットワークを具え、前記逐次ネットワークは、順次の状態を通じて、前の状態と前記比較器の出力信号とによって決定される各々1つの状態に進み、前記逐次ネットワークの各状態が、前記可変基準電流発生器に前記電流の値の最小値及び最大値の基準電流を発生させ、これを、繰り返して前記電流の大きさを決定することを特徴とする電流を測定する回路。」である点で一致し、以下の点で相違する。 [相違点1] 前者では、ディジタル的に測定しようとする電流が、複数m=2n(n≧2)の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセルに流れる電流であり、読み出すべきメモリセルを予め決められた状態にバイアスして、前記メモリセルが、セル電流をセルの書き込みレベルの1つに各々対応する複数mの異なったセル電流値に属する値に減少させるバイアス手段と、m-1の異なった基準電流値を用意しておき、該基準電流値と前記セル電流とを電流比較器で比較し、この比較動作は、初期状態(段階)において、前記セル電流値の最小値および最大値の間のちょうど中央の値となる基準電流を選択的に前記電流比較器に与えて前記セル電流値を2つのサブ範囲に分割し、次いで、該サブ範囲の最小値および最大値のちょうど中央の値を有する基準電流を選択的に与えて、これを、前記サブ範囲が、1つのセル電流値のみを含むようになるまで繰り返すように構成しているのに対して、後者では、測定しようとする電流がどの様なものか特定されておらず、また、電流を測定する比較器が電圧比較器であり、比較動作の初期状態(段階)で、測定しようとする電流値の最小値および最大値の間のちょうど中央の値となる基準電流を比較電圧として供給して電流値を2つのサブ範囲に分割するような制御は行っていない点。 [相違点2]前者では、「選択する手段(SW0-SW2)」によって、「m-1の基準電流値(I0-I2;I0-I14)」のうち一度に1つを選択できるように構成しているのに対して、後者では、「第2のスイッチ(SR0〜SR3)」によって、「複数個の第2の定電流源(IR0〜IR3)」を同時あるいは単独に選択するように構成している点。 4.当審の判断 [相違点1]について 複数の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセルに記憶されたデータを読み取るために、読み出すべきメモリセルを予め決められた状態にバイアスして、前記メモリセルが、セル電流をセルの書き込みレベルの1つに各々対応する複数mの異なったセル電流値に属する値に減少させ、この減少したセル電流値と基準電流値とを電流比較器で比較して書き込みレベルを表すディジタルコードを出力することは、従来周知の技術事項であり(必要ならば、特開平2-15497号公報を参照されたい。)、また、上記引用例2には、複数m=2n(n=2)の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセル(M1)に記憶された内容を読み出すために、m-1の異なった読み出し電圧(VGL、VGM及びVGH)を用意しておき、該用意しておいた読み出し電圧(VGL、VGM及びVGH)のいずれかの電圧を一度に一つ選択し、読み出すべきメモリセル(M1)に供給して、該メモリセル(M1)に流れるセル電流を制御し、該メモリセル(M1)のセル電流の有無によって該メモリセル(M1)のしきい値を2つのしきい値のサブ範囲に分割し、初期段階において、上記メモリセル(M1)の取り得るしきい値の最小値(VGL)及び最大値(VGH)の間のちょうど中央の値(VGM)に相当する電圧を該メモリセル(M1)に与え、該メモリセル(M1)にセル電流が流れた場合には、次の段階で、上記最大値(VGH)に相当する電圧を該メモリセル(M1)に与え、該メモリセル(M1)にセル電流が流れない場合には上記最小値(VGL)に相当する電圧を該メモリセル(M1)に与えることによって、前記サブ範囲に1つのしきい値のみが含まれるように制御して、少ない比較回数で多レベル不揮発性メモリセル(M1)に記憶された内容を読み出すようにすることが記載されている。 そして、後者の「入力電流」として、多レベル不揮発性メモリセルに流れる電流とすることに格別の阻害要因は存在しないから、後者の「入力電流」として、複数m=2n(n≧2)の異なった書き込みレベルのうち1つの書き込みレベルをとることができる多レベル不揮発性メモリセルに流れる電流として、読み出すべきメモリセルを予め決められた状態にバイアスし、前記メモリセルが、セル電流をセルの書き込みレベルの1つに各々対応する複数mの異なったセル電流値に属する値に減少させるバイアス手段を設けると共に、比較器の比較回数を減らすために上記引用例2に記載されている技術思想を採用して、m-1の異なった基準電流値を用意しておき、該基準電流値と前記セル電流とを電流比較器で比較し、この比較動作は、初期状態(段階)において、前記セル電流値の最小値および最大値の間のちょうど中央の値となる基準電流を選択的に前記電流比較器に与えて前記セル電流値を2つのサブ範囲に分割し、次いで、該サブ範囲の最小値および最大値のちょうど中央の値を有する基準電流を選択的に与えて、これを、前記サブ範囲が、1つのセル電流値のみを含むようになるまで繰り返すようにして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。 よって、上記相違点1を格別なものとは認められない。 [相違点2]について 後者において、第2の定電流源(IR0〜IR3)を同時に複数選択できる様に構成しているのは、定電流源の数を減らすためであり、正確な定電流源を得るために、定電流源の数を増やしてこれら定電流源を1つずつ選択できるように構成することは当業者がその必要に応じて適宜実施し得る設計的な事項に過ぎないものと認められる。 よって、上記相違点2を格別なものとは認められない。 そして、前者の作用効果も、後者及び引用例2に記載された発明の奏し得る効果から当業者が容易に予測できる範囲内のものである。 5.むすび 以上のとおりであるから、本願発明は上記引用例1記載発明と引用例2に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2003-07-22 |
| 結審通知日 | 2003-07-29 |
| 審決日 | 2003-08-11 |
| 出願番号 | 特願平8-13104 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 広岡 浩平、高橋 宣博 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
山本 穂積 辻本 泰隆 |
| 発明の名称 | 多レベル不揮発性メモリセル読み出し方法および回路 |
| 代理人 | 杉村 興作 |