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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1091013
審判番号 不服2002-2307  
総通号数 51 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1994-09-02 
種別 拒絶査定不服の審決 
審判請求日 2002-02-12 
確定日 2004-01-22 
事件の表示 平成 6年特許願第 19391号「ブートストラップアドレスデコーダ」拒絶査定に対する審判事件[平成 6年 9月 2日出願公開、特開平 6-243681]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯・本願発明

本願は、平成6年2月16日の出願(パリ条約による優先権主張 平成5年2月17日、米国)であって、その請求項1に係る発明(以下、「本願発明」という。)は、平成12年2月29日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。

「【請求項1】
ともに少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた、ブートストラップイネーブル信号および少なくとも一つのワードライン信号を出力する少なくとも一つのロウアドレスデコーダと、
前記アドレス入力信号の他の一部をデコードした結果と前記ブートストラップイネーブル信号とから生成されるクロック信号を、前記少なくとも1つのロウアドレスデコーダに供給する少なくとも1つのクロック発生回路
とを具備し、
前記少なくとも1つのロウアドレスデコーダは、前記クロック信号にさらに応じたワードライン信号を出力する
ことを特徴とするブートストラップアドレスデコーダ。」

2.引用例

これに対して、原査定の拒絶の理由に引用された特開平2-214092号公報(平成2年8月27日出願公開。以下、「引用例」という。)には、ダイナミックRAM(ランダム・アクセス・メモリ)等の半導体記憶装置におけるワード線選択駆動回路について、図面と共に次の(イ)〜(チ)の事項が記載されている。

(イ)「(産業上の利用分野)
本発明は、ダイナミックRAM(ランダム・アクセス・メモリ)等の半導体記憶装置におけるワード線選択駆動回路に関するものである。」(第1頁右下欄第6行〜第9行)
(ロ)「(a) 第2図の回路で最も重要なことは、ワード線アドレスADとワード線活性化信号S22との相互タイミングである。ワード線アドレスADは、ロウアドレスAの入力から、出力アドレス群AO、プリデコードアドレス群PD、そしてワード線アドレスADとデコードされるが、このワード線アドレスADの選択が遅く、NMOS32のゲート電位が十分に充電される前に、そのNMOS32にワード線活性化信号S22が入力されると、ワード線35の昇圧が十分にされずに、誤動作してしまう。」(第2頁右下欄第5行〜第15行)
(ハ)「本発明は前記従来技術が持っていた課題として、ワード線活性化の速度を低下させずに、ワード線アドレスとワード線活性化信号とのタイミングを最適値に設定することが困難である点について解決したワード線選択駆動回路を提供するものである。」(第3頁右上欄第6行〜第11行)
(ニ)「ワード線活性化回路50は、n組のプリデコードアドレス群PD1〜PDnの中でも最も遅いプリデコードアドレスを検出して例えば、“H”レベルの検出信号WOを出力する検出回路51と、検出信号WOを入力して例えばVccレベル以上のワード線活性化信号S52を発生する信号発生回路52とで、構成されている。信号発生回路52は、例えばトランジスタ及びキャパシタを用いたブーストラップ回路等で構成される。」(第4頁左上欄第8行〜第16行)
(ホ)「このように、ワード線アドレスADがデコードされ、その後にワード線活性化信号S52が出力されると、ワード線ドライバ60内のNMOS62のドレイン電位が例えばVccレベル以上に上昇し、そのNMOS62のゲート電位がVccレベル以上に上昇してNMOS61がオフ状態となる。そのため、NMOS62のソース側に接続された1本のワード線65がVccレベル以上に活性化される。」(第5頁左上欄第19行〜同頁右上欄第7行)
(ヘ)「これに対して本実施例では、従来のような遅延回路21に代えて検出回路51を設けているので、ロウアドレスストローブ信号RASの立上がり時(t11)からワード線活性化信号S52の立上がり時(t12)までの遅延時間Taが短く、しかもその遅延時間Taもワード線活性化回路50により的確に設定される。さらに、デバイスパラメータ、電圧、温度等の変化に対しても、遅延時間Taが短い分、ずれを少なくできるため、温度等の特性が良好で、ワード線活性の高速化が期待できる。」(第5頁左下欄第4行〜第14行)
(ト)「このワード線選択駆動回路は、ロウアドレスAを入力して出力アドレス群AO1〜AOnを出力するn個のアドレスバッファ群41-1〜41-nと、出力アドレス群AO1〜AO(n-1)をプリデコードしてプリデコードアドレス群PD1〜PD(n-1)を出力する(n-1)個のプリデコーダ42-1〜42-(n-1)と、メモリセルアレイの分割リード/ライト動作を可能にするために出力アドレス群AOnをプリデコードしてプリデコードアドレス群PDnを出力するプリデコーダ42-nと、プリデコードアドレス群PD1〜PD(n-1)をデコードしてワード線アドレスADを出力するデコーダ43とを備え、それらによってワード線選択回路が構成されている。
ワード線活性化回路は、各プリデコードアドレス群PD1〜PDnを入力して検出信号WOをそれぞれ出力するl個の検出回路51-1〜51-lと、各検出回路WOからそれぞれワード線活性化信号S52を出力するl個の信号発生回路52-1〜52-lとで構成されている。n個のプリデコードアドレス群PD1〜PDnのうち、n番目のアドレス群PDnは、前述したように、例えば4本以上のプリデコードアドレスにより構成され、そのうち1アドレスだけがアクティブ時に“L”から“H”になる。PD1〜PD(n-1)も同様である。そしてn番目のプリデコードアドレス群PDnの各1本が検出回路51-1〜51-lにそれぞれ接続されている。
デコーダ43及び信号発生回路52-1〜52-lに接続されたl個のワード線ドライバ60-1〜60-lは、各ワード線65-1〜65-lを介してメモリセルアレイ90-1〜90-lにそれぞれ接続されている。」(第5頁右下欄第14行〜第6頁右上欄第6行)
(チ)「各メモリセルアレイ90-1〜90-l毎に設けられた検出回路51-1は、プリデコーダ42-1〜42-(n-1)によりプリデコードされたプリデコードアドレス群PD1〜PD(n-1)中の“L”から“H”になったアドレスと、プリデコードアドレス群PDn中の“L”から“H”なった1アドレスとから、最も遅いアドレスを検出し、その検出信号WOを信号発生回路52-1〜52-lへ伝送する。すると、信号発生回路52-1〜52-l及びワード線ドライバ60-1〜60-lにより、ワード線65-1〜65-l中の1本が活性化され、前記第1の実施例と同様の利点が得られる。」(第6頁右上欄第14行〜同頁左下欄第6行)

上記記載事項(イ),(ロ),(ハ),(ヘ)からみて、引用例に記載された第2の実施例のワード線選択駆動回路(第6図)は、ワード線活性化の速度を低下させずに、ワード線アドレス信号とワード線活性化信号とのタイミングを的確に設定するものであり、上記記載事項(ト)によれば、第6図の第2の実施例において、プリデコーダ42-1〜42-(n-1)がロウアドレスの一部をプリデコードし、このプリデコードされた結果の信号(以下、「第1のプリデコード信号」という。)は検出回路に出力されるほかデコーダにも出力され、デコーダはワード線を活性化するためのアドレス信号をワード線ドライバに出力していることが記載されている。
また、上記記載事項(ニ),(ホ),(ト)からみて、第6図の第2の実施例において、プリデコーダ42-nは、ロウアドレスのうち、プリデコーダ42-1〜42-(n-1)がプリデコードした以外の、ロウアドレスの他の一部をプリデコードしていることは明らかであり、ワード線活性化のタイミングを調整するために各メモリセルアレイ毎に設けられた検出回路は、プリデコードアドレス群PD1〜PD(n-1)からの信号とプリデコードアドレス群PDnからの信号を検出し、検出により生成した検出信号を、ワード線活性化信号を発する信号発生回路に伝達することから、検出回路はプリデコーダ42-nがプリデコードした結果の信号(以下、「第2のプリデコード信号」という。)とプリデコーダ42-1〜42-(n-1)がプリデコードした結果の第1のプリデコード信号とから検出信号を生成し、該検出信号を信号発生回路に供給していると認められる。
さらに、上記記載事項(ト),(チ)によれば、第6図の第2の実施例において、検出信号が信号発生回路に伝達されると、信号発生回路がワード線活性化信号をワード線ドライバに出力し、ワード線ドライバでワード線を活性化していることから、前述の通りワード線ドライバはデコーダからの出力に応じてワード線を活性化すると共に、信号発生回路からのワード線活性化信号にも応じてワード線を活性化していると認められる。

よって、引用例には、

「ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号を出力するプリデコーダ42-1〜42-(n-1)と、前記ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号をデコードするデコーダと、前記デコーダからの出力に応じてワード線を活性化するワード線ドライバと、
前記ロウアドレスの他の一部をプリデコードするプリデコーダ42-nと、前記プリデコーダ42-nがプリデコードした結果の第2のプリデコード信号と前記プリデコーダ42-1〜42-(n-1)が出力した第1のプリデコード信号とから検出信号を生成する検出回路と、前記検出回路からの検出信号に応じてワード線活性化信号をワード線ドライバに供給する信号発生回路
とを具備し、
前記ワード線ドライバは前記ワード線活性化信号にさらに応じてワード線を活性化する
ことを特徴とするワード線選択駆動回路。」(以下、「引用例に記載された発明」という。)が記載されていると認められる。

3.対比

本願発明と引用例に記載された発明を対比する。

本願発明のブートストラップアドレスデコーダはロウアドレスをデコードするためのものであるから、引用例に記載された発明の「ロウアドレス」、「プリデコード」は、本願発明の「アドレス入力信号」、「デコード」に相当する。また、引用例に記載された発明において「ワード線を活性化する」とは、メモリセルアレイの情報にアクセスするためにワード線を選択し、駆動することであり、「ワード線を活性化する」ために、ロウアドレスをデコードした結果に応じて選択されたワード線にワード線活性化信号を出力しているから、引用例に記載された発明の「ワード線を活性化する」は、本願発明の「ワードライン信号を出力する」に相当し、本願発明の「ブートストラップアドレスデコーダ」と引用例に記載された発明の「ワード線選択駆動回路」とは、アドレスデコーダである点で共通する。
また、引用例に記載された発明の「プリデコーダ42-n」はロウアドレスの他の一部をプリデコードし、ワード線活性化のタイミングを調整するための「信号発生回路」は、「プリデコーダ42-n」がロウアドレスの他の一部をプリデコードした結果の第2のプリデコード信号と「プリデコーダ42-1〜42-(n-1)」がロウアドレスの一部をプリデコードした結果を出力した第1のプリデコード信号とから生成された「検出信号」に応じて「ワード線活性化信号」を生成し、その「ワード線活性化信号」は「ワード線ドライバ」に出力されてワード線を活性化するから、本願発明の「クロック信号」と引用例に記載された発明の「ワード線活性化信号」とは、少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた信号と、アドレス入力信号の他の一部をデコードした結果とから生成される一種のタイミング信号である点で共通する。
ここで、引用例に記載された発明の「プリデコーダ42-1〜42-(n-1)」、「デコーダ」、「ワード線ドライバ」からなる回路(以下、「第1の回路ブロック」という。)は、全体として、ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号を出力し、かつ、該ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号に応じてワード線を活性化するものとみることができるから、本願発明の「ロウアドレスデコーダ」と「第1の回路ブロック」とは、少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた信号を出力し、前記少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた少なくとも1つのワードライン信号を出力するロウアドレスデコーダ手段である点で共通する。また、前記「第1の回路ブロック」はさらに「ワード線活性化信号」によりワード線を活性化するものとみることができるから、本願発明の「ロウアドレスデコーダ」と「第1の回路ブロック」とは、タイミング信号にさらに応じたワードライン信号を出力するロウアドレスデコーダ手段である点で共通する。
さらに、引用例に記載された発明の「プリデコーダ42-n」、「検出回路」、「信号発生回路」からなる回路(以下、「第2の回路ブロック」という。)は、ロウアドレスの他の一部をプリデコードした結果の第2のプリデコード信号と「第1の回路ブロック」がロウアドレスの一部をプリデコードした結果に応じて出力した第1のプリデコード信号とから「検出信号」を生成し、該「検出信号」に応じた「ワード線活性化信号」を「第1の回路ブロック」に供給するものとみることができるから、本願発明の「クロック発生回路」と引用例に記載された発明の「第2の回路ブロック」とは、アドレス入力信号の他の一部をデコードした結果と、アドレス入力信号の一部をデコードした結果に応じて出力した信号とから生成されるタイミング信号を供給するタイミング制御手段である点で共通する。

よって、両者は
「ともに少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた、信号および少なくとも1つのワードライン信号を出力する少なくとも一つのロウアドレスデコーダ手段と、
前記アドレス入力信号の他の一部をデコードした結果と前記少なくとも1つのアドレス入力信号の一部をデコードした結果に応じた信号とから生成されるタイミング信号を、前記少なくとも1つのロウアドレスデコーダ手段に供給する少なくとも1つのタイミング制御手段とを具備し、
前記少なくとも1つのロウアドレスデコーダ手段は、前記タイミング信号にさらに応じたワードライン信号を出力する
ことを特徴とするアドレスデコーダ。」

である点で一致し、以下の点で相違する。

(相違点)
本願発明では、アドレス入力信号の一部をデコードした結果に応じたブートストラップイネーブル信号をロウアドレスデコーダが出力し、クロック発生回路においては、前記ブートストラップイネーブル信号とアドレス入力信号の他の一部をデコードした結果とからクロック信号を生成し、ロウアドレスデコーダは前記クロック信号に応じてワードライン信号を出力しているのに対して、引用例に記載された発明では、ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号を第1の回路ブロックが出力し、第2の回路ブロックにおいては、前記ロウアドレスの一部をプリデコードした結果の第1のプリデコード信号と前記ロウアドレスの他の一部をプリデコードした結果の第2のプリデコード信号とからワード線活性化信号を生成し、第1の回路ブロックは前記ワード線活性化信号に応じてワード線を活性化している点。

4.当審の判断

上記相違点について検討する。

引用例に記載された発明では、ワード線活性化のタイミングを調整するために各メモリセルアレイ毎に設けられた検出回路は、プリデコードアドレス群PD1〜PD(n-1)からの信号とプリデコードアドレス群PDnからの信号を検出し、その検出信号をブーストラップ回路等で構成される信号発生回路に伝達することから、プリデコーダ42-1〜42-(n-1)がプリデコードした結果の第1のプリデコード信号は、第2の回路ブロック(検出回路及び信号発生回路)に対して、的確なタイミングでワード線活性化信号をワード線に送るための一種の同期信号として機能している。また、該第1のプリデコード信号は、間接的ではあるが、ワード線選択駆動回路におけるブートストラップ動作をイネーブルする信号として機能している。
してみると、本願発明のブートストラップイネーブル信号と引用例に記載された第1のプリデコード信号とは、少なくとも間接的に回路のブートストラップ動作をイネーブルさせる同期信号である点で類似の機能を有するものであるから、引用例に記載された発明の第1の回路ブロックから出力する第1のプリデコード信号を同期信号として直接的に第2の回路ブロックに入力することに替えて、本願発明のように、アドレス入力信号の一部をデコードした結果に応じたブートストラップイネーブル信号を二次的に発生させて第1の回路ブロックから同期信号として出力し、第2の回路ブロックは入力したブートストラップイネーブル信号とロウアドレスの他の一部をプリデコードした結果とからワード線活性化信号を生成することは当業者であれば容易に推考できたものである。そして、その際、引用例に記載された発明の第1の回路ブロックをロウアドレスデコーダ、第2の回路ブロックをクロック発生回路とすることも当業者であれば適宜なし得た程度のものである。
よって、上記相違点は格別のものではない。

そして、本願発明の作用効果も、引用例に記載された発明の効果から当業者が予測できる範囲内のものである。

5.むすび

したがって、本願発明は、引用例に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。

 
審理終結日 2003-08-25 
結審通知日 2003-08-26 
審決日 2003-09-08 
出願番号 特願平6-19391
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 広岡 浩平堀田 和義  
特許庁審判長 斎藤 操
特許庁審判官 辻本 泰隆
村上 友幸
発明の名称 ブートストラップアドレスデコーダ  
代理人 志賀 正武  
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