異議の決定｜異議2003-71597 - 特許審決データベース

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審決分類	審判全部申し立て 2項進歩性 G02F
管理番号	1099662
異議申立番号	異議2003-71597
総通号数	56
発行国	日本国特許庁(JP)
公報種別	特許決定公報
発行日	1998-04-10
種別	異議の決定
異議申立日	2003-06-19
確定日	2004-04-19
異議申立件数	1
訂正明細書	有
事件の表示	特許第3359844号「マトリクス型画像表示装置」の請求項1ないし6に係る特許に対する特許異議の申立てについて、次のとおり決定する。
結論	訂正を認める。特許第3359844号の請求項1ないし6に係る特許を維持する。
理由	1.手続の経緯本件特許第3359844号は、平成9年7月7日(優先権主張平成8年7月22日)に特許出願され、平成14年10月11日に特許権の設定登録がなされたが、その請求項1ないし6に係る特許について古川京子より特許異議の申立てがなされ、取消理由が通知され、その指定期間内である平成15年11月6日に訂正請求がなされ、再度の取消理由が通知され、平成15年11月6日になされた訂正請求が取り下げられるとともに、その指定期間内である平成16年3月26日に新たな訂正請求がなされたものである。 2.訂正の適否についての判断 (1)訂正の内容特許権者の請求する訂正の内容は、概略、次のa～cである。 a.特許請求の範囲の請求項1～6における「上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方は、走査信号線またはデータ信号線への出力段に、相互に直列に接続された2段のレベルシフト回路を備え」、「上記2段のレベルシフト回路は、上記走査信号線駆動回路またはデータ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトするレベルシフト回路を有する」、「上記走査信号線駆動回路は、上記2段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし」、「上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフト回路を有する」旨の記載を、「上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を有する」旨に訂正する。 b.特許請求の範囲の請求項2、4、6における「上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、かつ上記走査信号線駆動回路とデータ信号線駆動回路との入力信号レベルは相互に等しい」旨の記載を「上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しい」旨に訂正する。 c.上記特許請求の範囲の訂正に伴い、発明の詳細な説明中の対応する部分を訂正する。 (2)訂正の目的の適否、新規事項の有無及び拡張・変更の存否上記訂正事項aは、データ線駆動回路が有する「高電位側または低電位側のいずれか一方の電圧レベルをシフトする」レベルシフト回路について、「高電位側の電圧レベルを固定して、…低電位側の電圧レベルをシフトする」とその電圧シフト形態をさらに限定するものであり、また、走査信号線駆動回路がその出力段に備える「高電位側および低電位側の両方の電圧レベルをシフトする」相互に直列に接続された2段のレベルシフト回路について、「高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、…低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く」とその電圧シフト形態をさらに限定するものであるから、この訂正は、特許請求の範囲の減縮を目的とするものと認められる。上記訂正事項bは、上記訂正aにおいて「高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、…低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く」と限定したことに伴い、「上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、」との記載が不要となったものであり、明りょうでない記載の釈明を目的とするものと認められる。上記訂正cは、特許請求の範囲についての上記訂正a及びbに伴って、整合をとるために発明の詳細な説明を訂正するものであり、明りょうでない記載の釈明を目的とするものと認められる。また、これらの事項は、特許明細書の段落【0060】～【0066】、【0109】～【0111】の記載に基づくものであり、新規事項の追加にはあたらない。さらに、この訂正は、実質上特許請求の範囲を拡張し又は変更するものでもない。 (3)むすび以上のとおりであるから、上記訂正は特許法第120条の4第2項の規定並びに同条第3項で準用する特許法第126条第2項及び第3項の規定に適合するので、当該訂正を認める。 3.特許異議の申立てについての判断 (1)特許異議申立ての理由の概要申立人は、甲第1号証:特開昭61-256389号公報、甲第2号証:特開平6-95073号公報、甲第3号証:特開平4-195123号公報、甲第4号証:特開平8-37313号公報を提出して、本件訂正前の請求項1ないし6に係る発明は、甲第1号証ないし甲第4号証に記載された発明に基いて、その発明の属する技術分野における通常の知識を有するものが容易に発明をすることができたものであり、特許法第29条第2項により特許を受けることができないものであるから、これらについての特許を取り消すべきと主張している。 (2)本件発明本件訂正明細書の特許請求の範囲の請求項1ないし6に記載される発明(以下、それぞれ、「本件発明1」等という。)は、次のとおりである。「【請求項1】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を有することを特徴とするマトリクス型画像表示装置。【請求項2】上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする請求項1に記載のマトリクス型画像表示装置。【請求項3】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とするマトリクス型画像表示装置。【請求項4】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とするマトリクス型画像表示装置。【請求項5】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。【請求項6】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。」 (3)甲号証に記載された発明甲第1号証(特開昭61-256389号公報)には、液晶表示装置の駆動回路について記載され、第1頁右欄第14行目～第2頁左上欄第3行目に「第4図は一般的なマトリクス型液晶表示装置の構成を示すものである。同図において、11は液晶セル、12は記憶用コンデンサ、13は薄膜トランジスタ(以下、TFTと略記する)であって、これら3つの素子にて一画素を構成している。14はX電極、15はY電極である。19は走査回路、20は映像信号をサンプリングし、ホールドすることにより、連続の一水平走査分の映像信号をX電極数の並列の映像信号に変換する直並列変換回路である。又、17は共通電極である。」と記載され、第3頁右下欄第2行目～第7行目に「第1図は、本発明の一実施例における液晶表示装置のY電極の駆動回路すなわちゲート電圧発生回路の構成を示すものである。第1図において、1～8は電圧を0～5Vから-5～5Vに変換する回路、レベルシフタ9は電圧を-5V～5Vから-5～15Vに変換する回路」と記載されている。また、第1図に示すY電極回路(走査信号線駆動回路)18では、Y電極15(走査信号線)への出力段に設けらたれシフトレジスタ10の前段にて、低電位側の電圧レベル(OV)を-5Vにシフトする回路(レベルシフタ)1～8と、高電位側の電圧レベル(5V)を15Vにシフトするレベルシフタ9とが、相互に直列接続されている。なお、第1図に示すY電極回路(走査信号線駆動回路)18では、入力電圧が0～5Vで出力電圧が-5～15Vであることが示されているが、第5図に示すX電極のための直並列変換回路(データ信号線駆動回路)では、端子21への入力電圧については第2図(a)や第6図(a)に示されるように0～5Vであると認められ、また、第2頁右上欄第1～14行に映像信号が6Vや4Vであることは記載されているが、その出力電圧の範囲については明記されていない。甲第2号証(特開平6-95073号公報)には、液晶表示装置について記載され、請求項1に「マトリクス状に配置される複数本の信号線及び走査線とこれらの信号線及び走査線の各交差部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶パネルと、上記信号線に映像信号を順次転送する信号線駆動回路と、上記走査線に走査信号を順次転送するシフトレジスタ回路とこのシフトレジスタ回路からの出力を昇圧するレベルシフト回路を備える走査線駆動回路と、を同一基板上に一体に形成したことを特徴とする液晶表示装置。」と記載され、請求項2に「マトリクス状に配置される複数本の信号線及び走査線とこれらの信号線及び走査線の各交差部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶パネルと、上記信号線を走査するためのシフトレジスタ回路とこのシフトレジスタ回路からの出力を昇圧するレベルシフト回路を備える信号線駆動回路と、上記走査線を走査するための走査線駆動回路と、を同一基板上に一体に形成したことを特徴とする液晶表示装置。」と記載され、段落(0021)に「液晶パネル4は、走査線(ゲート線)7と信号線8が交差するように形成され、その交差部にそれぞれ多結晶シリコンにより構成される薄膜トランジスタ(スイッチング素子)9を介して液晶画素(画素電極)10と信号電圧がチャージされるコンデンサ11が並列に設けられている。…」と記載され、段落(0029)に「上記レベルシフト回路13は、図2に示すように、シフトレジスタ12からの出力パルス(+5V)によりオンするn-チャンネルの多結晶シリコン構成の薄膜トランジスタ(TFT)21と、シフトレジスタ12からの出力パルス(0V)によりオンするｐ-チャンネルの多結晶シリコン構成の薄膜トランジスタ(TFT)22とからなる直列回路により構成されている。」と記載され、段落(0011)に「さらに、信号線への書き込みもしくは画素電極への書き込みを行うスイッチング用の薄膜トランジスタを駆動することが必要なために、薄膜トランジスタのしきい値電圧分を加味し、シフトレジスタ用の薄膜トランジスタを含む駆動回路の電源電圧は例えば15V以上の高電圧が必要である。そこで、走査線駆動回路や信号線駆動回路において、シフトレジスタ回路からの出力を昇圧するレベルシフト回路が用いられる。」と記載され、段落(0028)に「シフトレジスタ12、…の出力パルス(5V)は、それぞれ対応するレベルシフト回路13、…に出力される。レベルシフト回路13、…は、それぞれ対応するシフトレジスタ12、…から供給される出力パルス(+5V)を上記電源部2により供給される+15Vの電源電圧に昇圧し、対応するバッファ回路14、…を介して走査線7、…に出力するものである。」と記載され、段落(0037)に「上記薄膜トランジスタ21、23(21、22の誤記と思われる)には、上記電源部2からの+15Vの電源電圧が供給されるため、電源耐圧を向上させる構造(高耐圧構造)となっている。たとえば、チャネル長を長くしたり、LDD(Lightly Doped Drain;ライトリードープドレイン)構造(特開昭58-105574号公報参照)、もしくは多段ゲート等の電界緩和構造を採用する。」と記載され、段落(0038)に「たとえば、LDD構造は、図4に示すように、ガラス、石英等の絶縁性透明基板31上に、多結晶半導体膜32が形成されている。この多結晶半導体膜32は、ソース領域(n+-ｐ-Si)33、ドレイン領域(n+-ｐ-Si)34、ソース領域33とドレイン領域34と同じ導電型の低濃度領域のオフセットゲート領域(n--ｐ-Si)35、35、および活性領域36により構成されている。」と記載されている。甲第3号証(特開平4-195123号公報)には、アクテイブマトリクス液晶表示装置について記載され、特許請求の範囲(2)に「前記走査信号駆動回路を構成する論理部及びデータ信号駆動回路は走査信号線への出力レベルより低い電源電圧で駆動し、前記走査信号駆動回路は論理部からの出力を昇圧回路により走査信号線の出力レベルに昇圧する回路を有する…」と記載され、第2頁右下欄下から2行目～第3頁左上欄第6行目に「第5図は、走査信号駆動回路の論理部は低電圧で駆動し、昇圧回路で走査信号線へは十分な電圧パルスを供給する実施例である。これは第2図の駆動回路のバッファの代わりに昇圧回路51を設ける。シフトレジスタは耐圧より十分低い例えば10V程度の電源電圧で動作させ、昇圧回路により15V以上の電圧パルスとして走査信号線に出力する。」と記載され、第2頁右下欄第3行目～第5行目に「上記手段によれば、耐圧が低いNチャンネルTFTをデュアルゲート構造にすることにより耐圧を大きくし、」と記載され、第3頁左上欄第6行目～第14行目に「したがってシフトレジスタ部のNチャンネルTFTは第3図に示すような通常のシングルゲートでもよい。この昇圧回路51の一走査信号線分の回路構成の一例が52であり、53は高電圧源に接続されており、54がPチャンネルTFTで、55がNチャンネルTFTである。NチャンネルTFT55をデュアルゲート構造にしておくことにより、耐圧に対する問題は解決される。」と記載され、特許請求の範囲(1)に「表示部TFTと同一基板上に一体形成したポリシリコンTFTを用いたCMOS回路において、…」と記載され、第1頁右欄第14行目～第17行目に「アクティブマトリクス液晶表示装置が小型高精細化される場合、絵素部のTFTを形成すると同時に走査信号駆動回路やデータ信号駆動回路も同一基板上に製造されることが行われている。」と記載されている。甲第4号証(特開平8-37313号公報)には、アクテイブマトリクス液晶ディスプレイおよびその製法について記載され、段落(0051)に「つぎにホトレジスト5bを剥離後図4(e)に示すように、Pイオンを低濃度、たとえば1×1016～8×1018cm-3程度にイオン注入(ライトドープ)しLDD領域18、28、38を形成する。このときのイオンのドープ量は、1×1011～8×1013cm-2程度である。」と記載され、段落(0001)に「[産業上の利用分野]本発明は薄膜トランジスタ(以下、TFTともいう)を画素用スイッチング素子およびCMOS駆動回路用トランジスタとして用いた駆動回路一体型のアクティブマトリクス液晶ディスプレイ(Active Matrix Liquid Crystal Display、以下AMLCDともいう)およびその製法に関するものである。」と記載され、段落(0002)に「[従来の技術]図17～図18は、…CMOS駆動回路と画素部スイッチング素子用のオフセット構造TFTを形成するための製法を示す断面図である。図17～18において1は絶縁性基板、2はチャネル半導体膜として用いるPｏlｙ-Si膜2、…」と記載されている。 (4)対比・判断本件発明1と甲第2号証に記載された発明を対比するに、甲第2号証の「画素電極」、「パネル」、「信号線駆動回路」、「走査線駆動回路」及び「レベルシフト回路」がそれぞれ、本件発明1の「画素」、「基板」、「データ信号線駆動回路」、「走査信号線駆動回路」及び「レベルシフト回路」に対応するものと認められ、また、甲第2号証には、段落(0011)の記載等から、レベルシフト回路が信号線駆動回路及び走査線駆動回路の双方に設けられるものが記載されているものと認められるから、両者はともに「画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記データ信号線駆動回路は、レベルシフト回路を備え、上記走査信号線駆動回路は、走査信号線への出力段にレベルシフト回路を備えるマトリクス型画像表示装置。」の発明である点で一致するものの次の点で相違する。 a.本件発明1では、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高いとされているのに対し、甲第2号証では、いずれも+15Vであると認められる点。 b.本件発明1では、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低いとされているのに対し、甲第2号証では、いずれも0Vであると認められる点。 c.本件発明1では、上記データ信号線駆動回路のレベルシフト回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトしているのに対し、甲第2号証では、低電位側の0Vを固定して、高電位側の+5Vを+15Vに電圧レベルをシフトしている点。 d.本件発明1では、上記走査信号線駆動回路のレベルシフト回路は、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路であるのに対し、甲第2号証では、低電位側の0Vを固定して、高電位側の+5Vを+15Vに電圧レベルをシフトする1段のレベルシフト回路である点。そこで、まず、相違点dについて検討する。この点について申立人は、甲第1号証には、相互に直列に接続され、走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路が記載されており、このレベルシフト回路を甲第2号証の走査信号線駆動回路のレベルシフト回路として使用することは当業者にとって容易であると主張する。しかしながら、甲第1号証において2段のレベルシフト回路が用いられるのは、甲第1号証の駆動方式では、従来のように0～5Vを0～15Vに昇圧した走査信号を用いると、第6図i、jに示すようにVGS が+2Vとプラスになることがあり、TFTのカットオフを確保できず、液晶セルの電圧が変化してしまうことを防止するためであると認められるところ(第3頁右上欄9～17行の記載参照)、甲第2号証においては、甲第1号証のようにVGS がプラスになり、TFTのカットオフを確保できなくなることはないものと認められるから、甲第2号証における走査線駆動回路のレベルシフト回路に甲第1号証に記載される2段のレベル回路を用いようとすることが当業者に容易に想到し得たということはできない。なお、甲2号証においても、走査線駆動回路の低電位側電圧レベルが0ではTFTのカットオフが十分でないと考えられる場合には、その電圧レベルを甲第1号証のように0より低くすることも想定されるが、そうしたところで、走査線駆動回路の低電位側電圧レベルをデータ信号線駆動回路の固定された低電位側の電圧レベル0より低くするというだけのことであって、相違点cで指摘した事項を有する本件発明1のようにデータ信号線駆動回路の低電位側の電圧レベルがシフトされるわけではない。また、甲第1号証に記載される駆動方式をそのまま甲第2号証に適用する場合を考えてみても、甲第1号証において、データ信号線駆動回路がレベルシフト回路を有するのかどうかも含めて、データ信号線駆動回路のレベルシフト回路の内容が不分明であり、本件発明1のように、データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするものが導かれるわけではない。以上のことから、本件発明1について、申立人が主張するように、甲第2号証に甲第1号証の技術を適用することにより、本件発明1を当業者が容易に発明できたとすることはできない。また、本件発明2ないし6は、本件発明1が有する全ての事項を含むものであるから、さらに甲第3号証及び甲第4号証を参照しても、これら甲第1～4号証に記載された発明に基いて当業者が容易に発明できたということはできない。 4.むすび以上のとおりであって、特許異議申立ての理由及び証拠によっては、訂正後の本件請求項1ないし6に係る発明の特許を取り消すことはできない。よって、結論のとおり決定する。
発明の名称	(54)【発明の名称】マトリクス型画像表示装置 (57)【特許請求の範囲】【請求項1】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を有することを特徴とするマトリクス型画像表示装置。【請求項2】上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする請求項1に記載のマトリクス型画像表示装置。【請求項3】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とするマトリクス型画像表示装置。【請求項4】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とするマトリクス型画像表示装置。【請求項5】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。【請求項6】画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。【発明の詳細な説明】【0001】【発明の属する技術分野】本発明は、基板上に画素がマトリクス状に配列されるマトリクス型画像表示装置に関し、特に各画素を表示駆動するための駆動回路部分の改良に関する。【0002】【従来の技術】従来から、液晶素子、EL(エレクトロルミネッセンス)素子およびLED(発光ダイオード)素子等を、マトリクス状に配列して形成される画像表示装置が用いられている。このようなマトリクス型の画像表示装置として、液晶表示装置を例として以下に説明する。図11は、一般的な液晶表示装置1の概略的構成を示す正面図である。この液晶表示装置1は、大略的に、多数の画素PIXが形成される画素アレイARYと、上記画素PIXを表示駆動するための走査信号線駆動回路gdおよびデータ信号線駆動回路ｓdと、これらの信号線駆動回路gd,ｓdを駆動制御するための制御回路2とを含んで構成されている。【0003】上記画素アレイARY上には、相互に直交する多数の走査信号線GLj(j=1,2,…,n)およびデータ信号線SLi(i=1,2,…,m)が形成されており、隣接する2本の走査信号線GLj,GLj+1とデータ信号線SLi,SLi+1とで包囲された領域に上記画素PIXが形成されることになり、こうして該画素PIXは、マトリクス状に配列されている。【0004】上記データ信号線駆動回路ｓdは、上記制御回路2からのクロック信号CKS等のタイミング信号に同期して、入力された画像信号DATをサンプリングし、かつ必要に応じて増幅して上記各データ信号線SLiに出力する。また、走査信号線駆動回路gdは、上記制御回路2からのクロック信号CKG,GPS等のタイミング信号に同期して、走査信号線GLjを順次選択し、画素PIX内に設けられている後述するスイッチング素子の開閉を制御する。こうして、データ信号線SLiに出力された画像信号(データ)DATが各画素PIXに書込まれ、次の走査タイミングまでその画像データDATが保持されて、表示出力が行われる。【0005】上記データ信号線駆動回路ｓdには、画像データDATを各データ信号線SLiに出力してゆくにあたって、走査信号線GLjによって選択されたラインの画素に順次的に画像データDATを出力してゆく点順次駆動方式と、上記ラインの画素に一斉に画像データDATを出力する線順次駆動方式とが知られており、一例として、回路構成の簡単な点順次駆動方式のデータ信号線駆動回路について、図12を参照して説明する。【0006】図12は、典型的な従来技術のデータ信号線駆動回路ｓdの電気的構成を示すブロック図である。上記各データ信号線SLiには、アナログスイッチaｓｗiが介在されており、このアナログスイッチaｓｗiが導通すると、上記画像データDATがサンプリングされて各データ信号線SLiに出力される。これらのアナログスイッチaｓｗiを制御するために、該各アナログスイッチaｓｗiに個別的に対応する走査回路ｓｒｓi(i=上記1,2,…,m)と、バッファbｕfｓiとが設けられている。【0007】上記走査回路ｓｒｓiは、相互に縦続接続されており、各走査回路ｓｒｓiには共通にクロック信号CKSが入力されている。また、始端の走査回路ｓｒｓ1には、水平同期信号などに基づいて作成されたスタートパルスSPSが与えられる。したがって、各走査回路ｓｒｓiからは、上記始端側の走査回路ｓｒｓ1から順次的にサンプリングパルスが出力されてゆき、このサンプリングパルスは、バッファbｕfｓiにおいて保持・増幅されるとともに、必要に応じて反転されて、上記各アナログスイッチaｓｗiに与えられる。【0008】また、走査信号線駆動回路gdは、たとえば図13で示すように、上記走査回路ｓｒｓiと同様の走査回路ｓｒgk(k=1,2,…,n+1)と、各走査信号線GLjにそれぞれ対応している2種類の論理積回路and1j,and2jおよびバッファbｕfgjとを備えて構成されている。各走査回路ｓｒgkは、上記走査回路ｓｒｓiと同様に相互に縦続接続されており、垂直同期信号などに基づいて作成されたスタートパルスSPGが始端の走査回路ｓｒg1に入力され、このスタートパルスSPGが水平同期信号などに基づいて作成されるクロック信号CKGに応答して、順次、後段側の走査回路ｓｒg2,ｓｒg3,…へ出力されてゆく。【0009】相互に隣接する各走査回路ｓｒgj,ｓｒgj+1からの出力は、論理積回路and1jにおいて演算された後、さらに論理積回路and2jにおいてクロック信号GPSと演算されてバッファbｕfgjにそれぞれ入力される。上記各走査回路ｓｒgkは、上記クロック信号CKGに応答して上記スタートパルスSPGを半周期ずつ遅れて出力する。すなわち走査回路ｓｒgjから出力されるパルスは、クロック信号CKGの立上りタイミングで立上り、次の立上りタイミングまでの1周期に亘って保持され、これに対して次段の走査回路ｓｒgj+1は、上記クロック信号CKGの立下りタイミングから1周期間に亘ってパルスを出力する。すなわち、隣接する走査回路ｓｒgj,ｓｒgj+1間で半周期だけずれたパルスが論理積回路and1jに入力されることになり、該論理積回路and1jからはクロック信号CKGの半周期の長さのパルスが、論理積回路and2jへ出力される。【0010】上記クロック信号GPSは、たとえば上記クロック信号CKGの2倍の速さとされており、したがって論理積回路and2jから出力されるパルスは、上記クロック信号CKGの1/2の周期よりも短くなり、隣接する論理積回路and2j,and2j+1間で、このパルスが相互に重複する期間を生じることはない。上記論理積回路and2jからの出力は、バッファbｕfgjにおいて、増幅されるとともに、必要に応じて反転されて、上記各走査信号線GLjへそれぞれ出力される。【0011】ここで、各信号線駆動回路gd,ｓdの駆動電圧について考える。データ信号線駆動回路ｓdにおいては、走査回路ｓｒｓiを所望とする周波数、たとえば走査信号線駆動回路gdの並列化や同時サンプリングを行わない場合で、VGA(Videｏ Gｒaｐhical Aｒｒaｙ)表示の場合には、約25.2MHｚで駆動可能であること、およびアナログスイッチaｓｗiで正負両極性の画像データDATをデータ信号線SLiに出力可能であることなどの要求から決定され、一般には走査回路ｓｒｓiからの要求よりもアナログスイッチaｓｗiからの要求で決定される。たとえば、液晶駆動電圧が±5V、対向電極の電圧が0Vであるとき、データ信号線SLiでの画像信号のレベルは-5～+5Vとなり、該データ信号線駆動回路ｓdの駆動電圧も-5～+5V程度となる。【0012】これに対して、走査信号線駆動回路gdにおいては、上記画素PIX内のスイッチング素子が、正極性の画像データを画素容量に書込むことができるように正極性側の駆動電圧が決定され、また負極性の画像データを1フレーム期間保持することができるように負極性側の駆動電圧が決定される。たとえば、これらの条件を満足させるためには、スイッチング素子の閾値電圧が+3Vであるとき、走査信号線駆動回路gdの駆動信号レベルは、正極性側で、上記+3Vに、上記画像信号のレベル+5Vと、マージン+2Vとを加算した10V程度となり、負極性側では、上記+3Vに、上記画像データDATのレベルである-5Vと、マージン-6Vとを加算した-8V程度となる。ここで、駆動信号レベルとは、各信号線駆動回路gd・ｓdにおける出力信号のレベルのことであり、これら信号線駆動回路gd・ｓdの駆動電圧と同一となりうる。【0013】なお、上述した各駆動電圧および駆動信号レベルは一例であり、駆動方法、駆動回路の構成、トランジスタの特性および液晶の種類などによって、その最適値は変動する。【0014】【発明が解決しようとする課題】以上のように、液晶表示装置では、上述のように液晶を表示駆動するために、正負それぞれ5V前後の電圧を印加する必要があること、およびデータ信号線駆動回路ｓdのアナログスイッチaｓｗiは正負両極性の画像データDATを取扱うためにCMOS構成であるのに対して、走査信号線駆動回路gdが制御する画素PIX内のスイッチング素子はNMOSなどの片チャネル構成であることに起因して、一般に、データ信号線駆動回路ｓdおよび走査信号線駆動回路gdの駆動電圧は、一般的な集積回路で用いられている電圧、たとえば3.3Vまたは5Vよりも大きく、かつ相互に異なる電圧レベルであることが多い。【0015】このため、各信号線駆動回路ｓd,gdに入力されるべき上記クロック信号CKS;CKG,GPSおよびスタートパルスSPS,SPG等の振幅を大きくし、かつ所望とするレベルとする必要がある。したがって、これらの信号線駆動回路ｓd,gdを制御するための上記制御回路2や画像信号処理回路等の外部回路の出力を所望電圧レベルに変換するインタフェイス回路等が必要となり、コストの増大や消費電力の増加を招くという問題がある。【0016】このような不具合を解決するための他の従来技術は、特開平6-95073号公報に示されている。この従来技術では、データ信号線駆動回路および走査信号線駆動回路への入力振幅を5V(0V-5V)に揃え、それぞれの駆動回路の内部に設けたレベルシフト回路によって、所望とする出力振幅レベルである15V(0V-15V)まで昇圧している。これによって、入力信号の振幅が小さくなり、上記外部インタフェイス回路の負荷を小さくしている。【0017】しかしながらこの従来技術は、入力信号の一方の電圧レベル、この例では高電位側のみをレベルシフトさせて、データ信号線駆動回路と走査信号線駆動回路との両方の入力信号レベルを同一の駆動信号レベルに昇圧するものである。したがって、データ信号線駆動回路と走査信号線駆動回路との駆動信号レベルの最適値が前述のように相互に異なるような場合には、適用することができないという問題がある。【0018】本発明の目的は、データ信号線駆動回路および走査信号線駆動回路の駆動信号レベルをそれぞれ最適化した場合にも、各データ信号線駆動回路および走査信号線駆動回路での入力信号レベルを同一に、かつ低くして、構成を簡略化することができるとともに、低消費電力化を図ることができるマトリクス型画像表示装置を提供することである。【0019】【課題を解決するための手段】請求項1の発明に係るマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を有することを特徴としている。【0020】上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば5Vの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える2段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。【0021】したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。【0022】さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はCMOS構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はNMOS構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。【0023】本発明によれば、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0024】また、請求項2の発明に係るマトリクス型画像表示装置は、請求項1の構成において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする。【0025】上記の構成によれば、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。【0026】したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0027】請求項3の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とする。【0028】上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば5Vの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える2段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。【0029】したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。【0030】そして、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。【0031】さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。【0032】また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はCMOS構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はNMOS構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。【0033】本発明によれば、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0034】請求項4の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造であることを特徴とする。【0035】上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば5Vの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える2段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。【0036】したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。【0037】そして、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。【0038】さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。【0039】また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。【0040】したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0041】また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はCMOS構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はNMOS構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。【0042】本発明によれば、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0043】請求項5の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とする。【0044】上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば5Vの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える2段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。【0045】したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。【0046】さらに、走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方が、画素の形成される絶縁基板上に一体で形成される。【0047】したがって、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。【0048】また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はCMOS構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はNMOS構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。【0049】本発明によれば、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0050】また、請求項6の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とする。【0051】上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば5Vの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える2段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。【0052】したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。【0053】さらに、走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方が、画素の形成される絶縁基板上に一体で形成される。【0054】したがって、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。【0055】また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。【0056】したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0057】さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はCMOS構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はNMOS構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。【0058】本発明によれば、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0059】【発明の実施の形態】本発明の実施の一形態について、図1～図7に基づいて説明すれば以下のとおりである。【0060】図1は本発明の実施の一形態の走査信号線駆動回路GDの電気的構成を示すブロック図であり、図2はその走査信号線駆動回路GDの動作を説明するための波形図であり、図3は本発明の実施の一形態のデータ信号線駆動回路SDの電気的構成を示すブロック図である。これらの信号線駆動回路GD,SDは、前述の一般的な液晶表示装置1における従来技術の信号線駆動回路gd,ｓdにそれぞれ代えて、使用することができる。【0061】走査信号線駆動回路GDは、上記各走査信号線GLjに個別的に対応する走査回路SRGj(上記j=1,2,…,n)、論理回路LOGj、レベルシフタLS1j、レベルシフタLS2jおよびバッファBUFjを備えて構成されている。【0062】走査回路SRGjは、シフトレジスタなどで実現され、相互に縦続接続されている。これらの走査回路SRGjには、共通に、上記制御回路2から、水平同期信号などに基づいて作成され、図2(a)で示すようなクロック信号CKGが入力されている。また、始端の走査回路SRG1には、上記制御回路2から、垂直同期信号などに基づいて作成され、図2(b)で示すようなスタートパルスSPGが入力されており、残余の走査回路SRG2～SRGnには、それぞれ前段側の走査回路SRG1～SRGn-1からの出力が与えられる。したがって、上記スタートパルスSPGは、上記クロック信号CKGに応答して、順次、後段側の走査回路へと伝送されてゆく。【0063】上記各走査回路SRGjからの出力はまた、対応する論理回路LOGjにそれぞれ入力されている。これらの論理回路LOGjにはまた、図2(c)で示すような、たとえば上記クロック信号CKGの2倍の周波数のクロック信号GPSが、上記制御回路2から入力されている。論理回路LOGjは、図2(d)で示すように、走査回路SRGjからの出力およびクロック信号GPSが共にハイレベルである期間のみ、ハイレベルの出力を導出する。したがって、この論理回路LOGjからの出力は、ほぼ上記クロック信号CKGの1/4の周期だけハイレベルとなり、隣接する論理回路LOGj-1,LOGj+1との間で、ハイレベルとなる期間が相互に重複することはない。【0064】上記走査回路SRGjおよび論理回路LOGjは、上記制御回路2や、図示しない画像信号処理回路と同様に、駆動電圧が5Vとなっており、したがって論理回路LOGjからの出力電圧レベルは0V/5Vとなる。この論理回路LOGjからの出力は、第1のレベルシフタLS1jにおいて、図2(e)で示すように、その電圧レベルが0V/10Vに変換され、さらに第2のレベルシフタLS2jにおいて、図2(f)で示すように、-8V/10Vに変換される。レベルシフタLS2jからの出力は、バッファBUFjにおいて増幅されるとともに、必要に応じて反転されて、上記各走査信号線GLjへ出力される。走査信号線GLjの電圧レベルは、図2(g)で示すようになる。【0065】また、データ信号線駆動回路SDは、各データ信号線SLi毎に個別的に設けられる走査回路SRSi(上記i=1,2,…,m)、論理回路LOSi、レベルシフタLS3iおよびサンプリング回路SMPiを備えて構成されている。走査回路SRSiは、上記走査回路SRGjと同様に相互に縦続接続されており、これらの走査回路SRSiには、共通に、上記制御回路2からクロック信号CKSが入力され、かつ始端の走査回路SRS1には、水平同期信号などに基づいて作成されたスタートパルスSPSが入力され、残余の走査回路SRS2～SRSmには、前段側の走査回路SRS1～SRSm-1からの出力がそれぞれ入力されている。【0066】各走査回路SRSiからの出力は、ラッチ回路などで実現される論理回路LOSiを介して、レベルシフタLS3iに入力される。レベルシフタLS3iは、上記論理回路LOSiからの0V/5Vの信号の低電位側をレベルシフトして、-5V/5Vに変換して、サンプリング回路SMPiへ出力する。これによって、制御回路2からの画像データDATがサンプリングされて、各データ信号線SLiにそれぞれ出力される。【0067】図4は、上記レベルシフタLS1j,LS2jの具体的構成を示す電気回路図である。論理回路LOGjの出力段は、トランジスタQ01,Q02から成るCMOSインバータで構成されており、この出力段からは、2本のラインL01,L02のそれぞれに、相互に逆相の0V/5Vの信号が出力される。【0068】上記ラインL01,L02から入力される0V/5Vの入力信号は、レベルシフタLS1jのトランジスタQ11,Q12のゲートにそれぞれ入力される。トランジスタQ11,Q12は、NMOSから成り、ソースは低電位である0Vの電源ラインPL1に共通に接続されている。トランジスタQ11のドレインは、トランジスタQ13のドレインおよびトランジスタQ14のゲートに接続されている。また、トランジスタQ12のドレインは、トランジスタQ14のドレインおよびトランジスタQ13のゲートに接続されている。トランジスタQ13,Q14は、PMOSから成り、ソースは共通に高電位である10Vの電源ラインPL2に接続されている。上記トランジスタQ11,Q12のドレインからはまた、それぞれラインL11,L12に出力が導出される。【0069】したがって、上記ラインL01が5Vであり、ラインL02が0Vであるときには、トランジスタQ11,Q14が導通し、トランジスタQ12,Q13が遮断して、ラインL11が0Vとなり、ラインL12が10Vとなる。これに対して、ラインL01が0Vであり、ラインL02が5Vであるときには、トランジスタQ11,Q14が遮断し、トランジスタQ12,Q13が導通して、ラインL11が10Vとなり、ラインL12が0Vとなる。こうして、論理回路LOGjからの入力信号レベル0V/5Vの高電位側の電圧レベルが、このレベルシフタLS1jによって10Vにシフトされる。【0070】上記ラインL11,L12は、それぞれレベルシフタLS2jのトランジスタQ21,Q22のゲートに接続されている。トランジスタQ21,Q22は、PMOSから成り、ソースは共通に上記10Vの電源ラインPL2に接続されている。トランジスタQ21のドレインは、トランジスタQ23のドレインおよびトランジスタQ24のゲートに接続されており、トランジスタQ22のドレインは、トランジスタQ24のドレインおよびトランジスタQ23のゲートに接続されている。トランジスタQ23,Q24は、NMOSから成り、ソースは共通に低電位である-8Vの電源ラインPL3に接続されている。トランジスタQ21,Q23のドレインには、バッファBUFjへの出力ラインL2が接続されている。【0071】したがって、ラインL11が10Vであり、ラインL12が0Vであるときには、トランジスタQ22,Q23が導通し、トランジスタQ21,Q24が遮断して、出力ラインL2は-8Vとなる。これに対して、ラインL11が0Vであり、ラインL12が10Vであるときには、トランジスタQ21,Q24が導通し、トランジスタQ22,Q23が遮断して、出力ラインL2は10Vとなる。【0072】こうして、レベルシフタLS2jによって、低電位側の電圧レベルも0Vから-8Vにシフトされて出力される。【0073】上記データ信号線駆動回路SDにおけるレベルシフタLS3iは、論理回路LOSiからの入力信号レベル0V/5Vの低電位側の電圧レベルを-5Vにシフトしており、したがってこの走査信号線駆動回路GDにおけるレベルシフタLS2jと同様に構成されている。【0074】上述のように構成される信号線駆動回路GD,SDを構成するトランジスタの素子構造は、たとえば図5で示される。図5は、上記信号線駆動回路GD,SDを構成するトランジスタの素子構造を模式的に示す断面図である。この図5において、参照符TG,TS,TDは、それぞれゲート電極、ソース領域、ドレイン領域であり、参照符CNLはチャネル領域であり、参照符RAYはゲート絶縁膜を表す。【0075】図5(a)は、走査回路SRGj,SRSiおよび論理回路LOGj,LOSiなどを構成するトランジスタであり、シングルドレイン構造と称される最も単純な構造を有するトランジスタである。このトランジスタでは、ゲート電極TGをマスクとしたイオンドープで、自己整合的にソース領域TSおよびドレイン領域TDが形成される。【0076】これに対して、レベルシフタLS1j,LS2j;LS3iならびにバッファBUFjおよびサンプリング回路SMPiで使用されるトランジスタは、高耐圧のトランジスタである。このトランジスタは、図5(b)～図5(f)で示されるような構造とされる。【0077】図5(b)に示すトランジスタは、参照符CNLaで示すように、図5(a)に示すトランジスタよりチャネル長が長く形成されている。【0078】一般に、チャネル長が長くなると、ソース/ドレイン間の電界が緩和されて、素子耐圧(ソース/ドレイン間耐圧,長時間の動作においてトランジスタが劣化しない印加電圧)が向上することが知られている。また、チャネル長が長くなるほど、トランジスタの性能(駆動能力)は低下する。チャネル長の長すぎるトランジスタを使用すると、結果的に信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図5(b)に示したトランジスタのチャネル長における上限が決められる。【0079】この図5(b)に示すトランジスタの活性層は、非晶質シリコン薄膜を多結晶化して製造することができる。この非晶質シリコン薄膜の多結晶化には複数の方法があるが、大別して、熱処理により多結晶化する方法、レーザー照射により多結晶化する方法、およびこれら2つの方法を組み合わせる方法がある。さらに、これらの方法と、金属触媒を用いて結晶化を促進する方法とを組み合わせる方法もある。上記の方法による活性層の形成においては、熱処理の温度や時間、レーザーの出力等の条件により、形成されるトランジスタのチャネル長と素子耐圧との相関関係は異なる。【0080】例えば、ある方法・条件下における非晶質シリコン薄膜の多結晶化によって製造された、チャネル長3μmで5～7Vの素子耐圧を得ることのできる多結晶シリコン薄膜トランジスタにおいて、10V以上の素子耐圧を確保するためには、チャネル長は4.5μm以上必要であり、15V以上の素子耐圧を確保するためには、チャネル長は6μm以上必要である。また、このトランジスタにおける、信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を損なわない程度のチャネル長の長さは、好ましくは10μm以下、さらに好ましくは8μm以下である。【0081】また、上記の非晶質シリコン薄膜の多結晶化の方法・条件を変えて製造された、チャネル長2μmで素子耐圧5～7Vを得ることのできるトランジスタでは、10V以上の素子耐圧を確保するためには、チャネル長は3μm以上必要であり、15V以上の素子耐圧を確保するためには、チャネル長は4.5μm以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは8μmであり、さらに好ましくは6μmである。【0082】また、上記の非晶質シリコン薄膜の多結晶化の方法・条件をさらに変えて製造された、チャネル長4μmで素子耐圧5～7Vを得るトランジスタでは、10V以上の素子耐圧を確保するためには、チャネル長は6μm以上必要であり、15V以上の素子耐圧を確保するためには、チャネル長は8μm以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは12μmであり、さらに好ましくは10μmである。【0083】例えば、図1における走査信号線駆動回路GDの構成において、走査回路SRGj及び論理回路LOGjに用いるトランジスタとして、チャネル長が3μmの、図5(a)に示したトランジスタを用い、駆動電圧5Vで駆動させると共に、レベルシフタLS1j・LS2jおよびバッファBUFjに用いるトランジスタとして、チャネル長が7μmの図5(b)に示したトランジスタを用いて、電圧10Vないし18Vで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路GDを実現することが可能となる。【0084】上記のように、チャネル長と素子耐圧の向上との相関関係は、上記したトランジスタ(特に活性層)の製造方法や、トランジスタの構造(大きさ等)によって異なるが、信号線駆動回路GD・SDに用いる場合には、図5(b)に示したトランジスタにおけるチャネル長が、図5(a)に示したトランジスタのチャネル長の1.5倍から3倍であれば、トランジスタの活性層を形成するための非晶質シリコン薄膜の多結晶化の方法・条件や、トランジスタの構造(大きさ等)によらず、好ましい素子耐圧を得ることができる。信号線駆動回路GD・SDにおけるレベルシフタLS1j,LS2jおよびLS3iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのチャネル長の比がこの範囲であれば、信号線駆動回路GD・SDは最も効率良く動作する。【0085】また図5(c)で示すトランジスタは、参照符RAYaで示すように、図5(a)に示したトランジスタよりゲート絶縁膜の膜厚が厚く形成されている。【0086】一般に、ゲート絶縁膜の膜厚が厚くなると、この厚さに比例して素子耐圧が向上する。ただし、成膜方法によっては、欠陥などのために、ある膜厚以下では急速に耐圧が低下することも知られている。また、ゲート絶縁膜が厚くなるほど、トランジスタの性能(駆動能力)は低下する。ゲート絶縁膜が厚すぎるトランジスタを使用すると、結果的に、信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図5(c)に示したトランジスタのゲート絶縁膜の膜厚における上限が決められる。【0087】この図5(c)に示すようなトランジスタのゲート絶縁膜は、CVD法(Chemical Vaｐｏｒ Deｐｏｓiｔiｏn法)という方法で作成することができる。このCVD法には、熱CVD法やプラズマCVD法等の方法があり、また、用いるガス種や反応温度等の条件により、作成されるゲート絶縁膜の膜質が異なる。従って、それぞれの条件によって、形成されるトランジスタのゲート絶縁膜の膜厚と素子耐圧との相関関係は異なる。【0088】例えば、ある方法・条件下におけるCVD法によってゲート絶縁膜が作成された、ゲート絶縁膜の膜厚が80nmで10V前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、15V以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は100nm以上必要であり、20V以上の素子耐圧を確保するためには、120nm以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおける、信号線駆動回路GD・SDの特性、あるいは表示装置全体の特性を損なわない程度のゲート絶縁膜の膜厚は、好ましくは200nm以下、さらに好ましくは150nm以下である。【0089】また、上記のCVD法の方法・条件を変えて、ゲート絶縁膜の膜厚が90nmで10V前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、15V以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は110nm以上必要であり、20V以上の素子耐圧を確保するためには、130nm以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは220nm、さらに好ましくは180nmである。【0090】また、上記のCVD法の方法・条件をさらに変えて、ゲート絶縁膜の膜厚が100nmで10V前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、15V以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は125nm以上必要であり、20V以上の素子耐圧を確保するためには、150nm以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは250nm、さらに好ましくは220nmである。【0091】例えば、図1における走査信号線駆動回路GDの構成において、走査回路SRGj及び論理回路LOGjに用いるトランジスタとして、ゲート絶縁膜の膜厚が80nmの図5(a)に示したトランジスタを用い、駆動電圧5Vで駆動させると共に、レベルシフタLS1j・LS2jおよびバッファBUFjに用いるトランジスタとして、ゲート絶縁膜の膜厚が120nmの図5(c)に示したトランジスタを用いて、電圧10Vないし18Vで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路GDを実現することが可能となる。【0092】上記のように、膜厚の程度と素子耐圧の向上との相関関係は、ゲート絶縁膜の成膜方法、熱処理条件およびトランジスタの構造(大きさ等)等によって異なるが、信号線駆動回路GD・SDに用いる場合には、図5(c)に示したトランジスタにおけるゲート絶縁膜が、図5(a)に示したトランジスタのゲート絶縁膜の膜厚の1.25倍から2.5倍であれば、ゲート絶縁膜を形成するためのCVD法の条件やトランジスタの構造(大きさ等)によらず、好ましい素子耐圧を得ることができる。信号線駆動回路GD・SDにおけるレベルシフタLS1j,LS2jおよびLS3iに用いるトランジスタと、その前段側の回路に用いるトランジスタとのゲート絶縁膜の膜厚の比がこの範囲であれば、信号線駆動回路GD・SDは最も効率良く動作する。【0093】一方、図5(d)で示すトランジスタは、LDD構造と称されるトランジスタである。このトランスジスタには、チャネル領域CNLと、ソース領域TSおよびドレイン領域TDとの間に、参照符LDDで示す不純物濃度の低い領域、すなわち、面積あたりの不純物ドーピング量が比較的低い領域、(LDD領域,Lighｔlｙ Dｏｐed Dｒain領域)が形成されている。【0094】トランジスタの特性に影響を与えるのは、実際には、体積あたりの不純物濃度であるが、ここでは、製造プロセスの条件として、面積あたりの不純物ドーピング量をLDD領域の特徴としている。トランジスタの通常の製造プロセスでは、注入された不純物のほとんどが活性層に入るように設定されているので、面積あたりの不純物ドーピング量を活性層の膜厚で除した値が体積あたりの不純物濃度となる。ソース領域TSおよびドレイン領域TDにおける面積あたりの不純物ドーピング量は、1×1015～5×1015/cm2であるのに対し、この領域LDDにおける面積あたりの不純物ドーピング量は、好ましくは1×1012～1×1014/cm2であり、さらに好ましくは5×1012～5×1013/cm2である。【0095】前述のように、ソース/ドレイン間の電界を緩和することにより、素子耐圧を向上できることが知られている。この電界の緩和を実現する方法の1つとして、LDD構造(Lighｔlｙ Dｏｐed Dｒain構造)がある。これは、トランジスタの接合領域(ソース/ドレイン間のｐn接合領域)を、面積あたりの不純物ドーピング量の低いLDD領域とし、この領域における空乏層幅を拡げることによって、上記の電界を緩和する構造である。【0096】図5(d)に示したトランジスタの接合領域は、セルフアライン注入によって作成することができる。このトランジスタにおける接合領域の面積あたりの不純物ドーピング量とソース/ドレイン間の電界の緩和との相関関係は、トランジスタの作成方法(特に接合領域)によって異なるが、上記のセルフアライン注入によって作成された接合領域を有するトランジスタの場合、チャネル長5μmのLDD構造でないトランジスタでは、素子耐圧は5～7V前後である。これに対し、2×1013/cm2程度、すなわち、面積あたりの不純物ドーピング量が5×1012～5×1013/cm2であるLDD領域をもつトランジスタでは、チャネル長5μmで、15V以上の素子耐圧を確保することができる。【0097】このトランジスタにおけるLDD領域の面積あたりの不純物ドーピング量は、この領域の抵抗がチャネルのオン抵抗と同程度となるように決定される。この領域の面積あたりの不純物ドーピング量が1×1014/cm2より大きいと、この領域の抵抗値が小さくなり過ぎて、印加電圧のほとんどがトランジスタのチャネル領域にかかる。従って、ソース/ドレイン間の電界を緩和できなくなる。また、この領域の面積あたりの不純物ドーピング量が1×1012/cm2以下であると、トランジスタの信頼性は向上するが、この領域の抵抗値が大きくなり過ぎて、トランジスタの駆動能力を大きく低下させることになる。従って、図5(d)に示したトランジスタにおける領域LDDの面積あたりの不純物ドーピング量は、信号線駆動回路GD・SDに用いる場合には、好ましくは1×1012～1×1014/cm2であり、さらに好ましくは5×1012～5×1013/cm2である。【0098】上記のセルフアライン注入によるトランジスタのLDD領域の形成においては、活性層の膜質、ゲート絶縁膜と活性層との界面状態、LDD領域の幅、注入不純物の種類、注入エネルギーおよび注入不純物の活性化条件等により、LDD領域の面積あたりの不純物ドーピング量と素子耐圧との相関関係は異なるが、面積あたりの不純物ドーピング量が上記の範囲であれば、好ましい素子耐圧が得られる。【0099】例えば、図1における走査信号線駆動回路GDの構成において、走査回路SRGj及び論理回路LOGjに用いるトランジスタとして、シングルドレイン構造(LDD領域を有さない構造)の図5(a)に示したトランジスタを用い、駆動電圧5Vで駆動させると共に、レベルシフタLS1j・LS2jおよびバッファBUFjに用いるトランジスタとして、面積あたりの不純物ドーピング量が2×1013/cm2のLDD領域を有する図5(d)に示したトランジスタを用いて、電圧10Vないし18Vで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路GDを実現することが可能となる。【0100】また、図5(e)で示すトランジスタは、オフセット構造と称されるトランジスタであり、上記チャネル領域CNLとソース領域TSおよびドレイン領域TDとの間に、参照符OFFで示す不純物がドーピングされていない領域(オフセット領域)を有している。さらにまた、図5(f)で示すトランジスタは、マルチゲート構造と称されるトランジスタであり、参照符CNL1,CNL2で示すように複数のチャネルが直列に接続されて構成されている。【0101】このような図5(d)～図5(f)で示すような構造のトランジスタは、いずれも同一チャネル長、かつ同一ゲート膜厚では、上記図5(a)の構造を有するトランジスタよりもソース-ドレイン間の耐圧を大きくすることができる。したがって、このような構造に形成することによってもまた、トランジスタの耐圧を高くすることができる。また、上記図5(b)およびこれら図5(d)～図5(f)で示す構造は、特に、図5(a)で示す構造と同一工程で形成することができるので、非常に有効である。さらに、これら図5(d)～図5(f)で示す構造のトランジスタに、図5(b)または図5(c)で示す構造の少なくともいずれか一方を適用することによって、さらに耐圧を高めることができる。こうして、信号線駆動回路GD,SD内の各トランジスタには、所望とする耐圧を得ることができ、信頼性を向上することができる。【0102】なお、上記走査回路SRGj,SRSiは、たとえば図6で示すような構成で実現されている。各走査回路SRGj,SRSiは、CMOS構造の2つのクロックトインバータINV1,INV2と、インバータINV3とを備えて構成されている。インバータINV1の入力端には、上記スタートパルスSPG,SPSまたは前段の走査回路の出力が入力される。この図6において、参照符CKで示すクロック入力端子には、上記クロック信号CKG,CKSが入力され、参照符/CKで示すクロック入力端子には、上記クロック信号CKG,CKSを反転して得られたクロック信号が入力される。【0103】インバータINV1の出力は、インバータINV3で反転されて、論理回路LOGj,LOSiへ出力されるとともに、次段の走査回路へ出力される。また、この出力は、インバータINV2によって上記インバータINV3の入力側に帰還されている。こうして、各走査回路SRGj,SRSiは、クロック信号CKG,CKSに応答して、順次的に上記スタートパルスSPG,SPSを、該クロック信号CKG,CKSの1周期の期間だけ保持してゆくことができる。【0104】また、上述のように構成される信号線駆動回路GD,SDによって駆動される画素PIXは、たとえば図7で示すように構成されている。図7は、各画素PIXにおける電気的構成を模式的に示す電気回路図である。各画素PIXは、大略的に、上記スイッチング素子であり、走査信号線GLjがハイレベルとなったときに選択されて上記データ信号線SLiの信号レベルを取込む電界効果トランジスタSWと、この電界効果トランジスタSWで取込まれた信号レベルが一方の電極に印加される画素容量とを備えて構成されている。上記画素容量は、液晶容量CLと、必要によって付加される補助容量CSとによって構成されている。【0105】上記走査信号線GLjがハイレベルとなると、電界効果トランジスタSWのドレイン-ソース間が導通して、データ信号線SLiと液晶容量CLおよび補助容量CSの一方の電極とが接続される。液晶容量CLの他方の電極は、全画素に共通の対向電極VPに接続されている。また、補助容量CSの他方の電極は、この図7で示す、いわゆるCSオンコモン構造の場合には、上記液晶容量CLと同様に、対向電極VPに接続される。こうして、上記データ信号線SLiから取込まれ、液晶容量CLに印加される電圧によって、液晶の透過率または反射率が変調され、画像表示を行うことができる。【0106】この図7で示すCSオンコモン構造は、走査信号線GLjの容量を小さくでき、走査信号線駆動回路GDの負担が軽くなり、比較的大面積の画素アレイに好適に実施される。【0107】以上のように、本発明に従う走査信号線駆動回路GDおよびデータ信号線駆動回路SDは、クロック信号CKG,CKS等を発生する制御回路2や画像信号処理回路などの外部回路からの入力信号レベルが、該信号線駆動回路GD,SDの正常に動作する範囲であれば、如何なる電圧レベルであっても、各画素PIXへは、それらの電界効果トランジスタSWの素子構造および画像信号レベルに対応した最適な駆動信号レベルとなるように、レベルシフタLS1j,LS2j;LS3iで変換して与える。したがって、上記外部回路にさらにインタフェイス回路等を付加する必要がなくなり、構成の簡略化および低消費電力化を図ることができるとともに、画素PIXを最適な駆動信号レベルで駆動して、高い表示品位を得ることができる。【0108】また、レベルシフタLS1j,LS2j;LS3iならびにその後段のバッファBUFjおよびサンプリング回路SMPiと、該レベルシフタLS1j,LS2j;LS3iよりも前段の走査回路SRGj,SRSiおよび論理回路LOGj,LOSiとの素子構造を相互に異なるように構成するので、使用する電圧に対応した耐圧を得ることができ、高い信頼性を得ることができる。【0109】さらにまた、一般に、データ信号線駆動回路SDの出力段(図3の例ではサンプリング回路SMPi)はCMOS構成であるのに対して、画素PIXの電界効果トランジスタSWは片チャネル(図7の例ではNチャネル)構成である。したがって、高電位レベルの出力時に要求される高電位側電圧は、データ信号線駆動回路SDよりも走査信号線駆動回路GDの方が高くなる。また、電界効果トランジスタSWの方が上記出力段よりも画像データDATを保持すべき期間が長い(電界効果トランジスタSWは1フィールド、データ信号線駆動回路SDの出力段は1水平走査周期)ために、低電圧レベルの保持時に要求される低電位側電圧は、データ信号線駆動回路SDよりも走査信号線駆動回路GDの方が低くなる。【0110】したがって、本発明は、データ信号線駆動回路SDの一方の駆動電圧(図3の例では5V)を固定して、該データ信号線駆動回路SDの他方の駆動電圧(0V)および走査信号線駆動回路GDの駆動電圧をシフトさせるので、走査信号線駆動回路GDの一方の駆動電圧を固定して他の3つの駆動電圧をシフトさせるよりも、レベルシフタLS1j,LS2j;LS3iにおける最大シフト量を小さくすることができる。【0111】たとえば、図1および図4で示す走査信号線駆動回路GDの場合には、レベルシフタLS2jにおけるシフト量は-8Vであるのに対して、該走査信号線駆動回路GDの一方の駆動電圧、たとえば高電位側の5Vを固定した場合には、上記レベルシフタLS2jのシフト量は、-13Vとする必要がある。このようにレベルシフタLS1j,LS2j;LS3iでのシフト量が大きくなると、動作が不安定になったり、信号遅延が増大する恐れがあるのに対して、本発明の走査信号線駆動回路GD,SDのように、データ信号線駆動回路SDの一方の電位を固定することによって、そのような不具合も解消することができる。【0112】本発明の実施の他の形態について、図8～図10に基づいて説明すれば以下のとおりである。【0113】図8は、本発明の実施の他の形態の液晶表示装置11の概略的構成を示す正面図である。この液晶表示装置11では、上記信号線駆動回路GD,SDは、画素アレイARYとともに共通の基板12上に一体で形成されている。上記図11で示す液晶表示装置1では、上記画素PIXの電界効果トランジスタSWは非晶質シリコンから成り、信号線駆動回路GD,SDは、画素アレイARYに外付けの集積回路で構成されている。【0114】これに対して、近年の大画面化に伴う上記電界効果トランジスタSWの駆動力向上や、該信号線駆動回路GD,SDの実装コストの低減、さらには実装に対する信頼性等の要求から、石英基板上に多結晶シリコン薄膜を用いて、モノリシックに上記画素アレイARYと信号線駆動回路GD,SDとを形成する技術が報告されている。さらに、より大画面化および低コスト化を目指して、ガラス基板を用い、そのガラスの歪点である約600℃以下のプロセス温度で、電界効果トランジスタSWを多結晶シリコン薄膜で形成することも試みられている。したがって、この液晶表示装置11は、このようにガラスから成る基板12上に画素アレイARYと信号線駆動回路GD,SDとを一体で形成し、この基板12に上記制御回路2および電源電圧発生回路13を接続している。【0115】上記電源電圧発生回路13は、上記データ信号線駆動回路SDへは、端子VSHからハイレベルの電圧5Vを出力し、端子VSLからローレベルの電圧-5Vを出力する。基板12には、端子COMからの0Vの共通電圧が与えられるとともに、端子VPから、上記対向電極VPの電圧0V/5Vが与えられる。【0116】これに対して、走査信号線駆動回路GDへは、端子VGHからハイレベルの電圧10Vを出力し、また端子VGLからはローレベルの電圧、上記-8Vまたは-3Vを出力する。これは、対向電極VPの電圧レベルを上記0V/5Vと変化させて交流駆動を行うことに対応するためであり、走査信号線GLjの高電位側の電圧レベルは10Vのままであるけれども、低電位側の電圧レベルを、上記対向電極VPの電圧レベルが0Vであるときには-8Vとし、対向電極VPの電圧レベルが5Vのときには-3Vとするためである。もちろん、この他に、走査回路SRGj,SRSiおよび論理回路LOGj,LOSiなどを駆動するための電源(0V/5V)が、信号線駆動回路GD,SDに供給される。【0117】この液晶表示装置11における画素PIXの構成は、たとえば図9で示されている。各画素PIXは、大略的に、電界効果トランジスタSWと、液晶容量CLおよび補助容量CSから成る画素容量とから構成されている。電界効果トランジスタSWのゲートは上記走査信号線GLjに接続され、ドレインはデータ信号線SLiに接続され、ソースは上記液晶容量CLおよび補助容量CSの一方の電極に接続されている。液晶容量CLの他方の電極である対向電極VPには、上記電源電圧発生回路13から、駆動電圧5V/0Vが印加される。また、補助容量CSの他方の電極は、隣接する走査信号線GLj-1に接続されている。【0118】このように構成される、いわゆるCSオンゲート構造の画素PIXでは、対向電極VPの交流駆動に併せて、補助容量CSの他方の電極である走査信号線GLjも、同周期、かつ同振幅で交流駆動する必要がある。このため、走査信号線駆動回路GDのオフレベルに相当する電圧、この図9の例では電界効果トランジスタSWがNMOS構成であるので、低電位側の駆動電圧を、上記周期で変動させる必要がある。【0119】たとえば、交流周期が2フィールド期間であるときには、奇数フィールドは偶数フィールドよりも低電位側の駆動信号レベルが低くされ、また交流周期が2水平走査期間の場合には、奇数ラインは偶数ラインよりも低電位側の駆動信号レベルが低くされる。このように、低電位側の駆動信号レベルを変化させるためには、上述のように電源電圧発生回路13からレベルシフタLS2jに入力される電源電圧を変化させることによって、該レベルシフタLS2jでのシフト量を変化するようにしてもよい。【0120】このように対向電極VPを交流駆動することによって、データ信号線SLiに出力すべき画像データDATの振幅を小さくし、データ信号線駆動回路SDの消費電力を低減することもできる。【0121】図10は、上述のような液晶表示装置11の動作を説明するための波形図である。この液晶表示装置11の電源電圧発生回路13は、たとえば奇数フィールドと偶数フィールドとで、端子VGLから電源ラインPL3への出力電圧を、前述のように-8Vと-3Vとに切換えを行う。したがって、-8Vとする奇数フィールドでは前述の図2と同様の動作となり、これに対して-3Vとする偶数フィールドでは、この図10で示すようになる。図10(a)～図10(g)は、それぞれ前述の図2(a)～図2(g)に対応している。偶数フィールドでは、対向電極の電圧VPが5Vとなるのに対応して、レベルシフタLS2jからの出力電圧の低電位側は-3Vとなり、これによって走査信号線GLjの駆動電圧は、-3V/10Vとなる。【0122】このようにして、図9で示すように補助容量CSの他方の端子を隣接する走査信号線GLj-1に接続することによって共通電極の引回しを少なくし、開口率を高くすることができるCSオンゲート構造の画素PIXを交流駆動するにあたって、電界効果トランジスタSWのオフ時のレベルを適応させることができ、高い品位の表示を行うことができる。【0123】なお、本発明は、液晶表示装置1,11に限らず、走査信号線GLjとデータ信号線SLiとで区分されたマトリクス配列された領域に画素PIXが形成され、かつその画素PIX内にスイッチング素子を備えて構成されるマトリクス型の表示装置に好適に実施することができる。また、上述の駆動電圧および駆動信号レベルは、一例であり、素子構造および画像データDATの振幅レベルに対応して、適切な値に選ばれることは言うまでもない。【0124】また、上記実施の形態1および2では、走査信号線駆動回路GDが第1および第2のレベルシフタである、レベルシフタLS1j・LS2jを備え、データ信号線駆動回路SDが第3のレベルシフタであるLS3iを備えている構成となっているが、これに限るものではない。本発明は、データ信号線駆動回路SDが、レベルシフタLS1・LS2を備え、走査信号線駆動回路GDがレベルシフタLS3を備える構成でもよい。すなわち、データ信号線駆動回路SDが、LS3iに代えてレベルシフタLS1i・LS2iを備え、走査信号線駆動回路GDが、LS1j・LS2jに代えてLS3jを備えている構成でもよい。また、データ信号線駆動回路SDが、LS3iに代えてレベルシフタLS1i・LS2iを備え、これら信号線駆動回路GD・SDのそれぞれがレベルシフタLS1・LS2を備えている構成でもよい。ただし、これらのように、データ信号線駆動回路SDがレベルシフタLS1i・LS2iを備える構成とする場合には、データ信号線駆動回路SDと走査信号線駆動回路GDとの駆動信号レベルの違いを考慮しなければならない。すなわち、データ信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタLS1i・LS2iによる信号レベルのシフトの量を調整することが必要である。同様に、走査信号線駆動回路GDがレベルシフタLS3jを備える構成とする場合にも、走査信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタLS3jによる信号レベルのシフトの量を調整することが必要である。【0125】また、本発明のマトリクス型画像表示装置は、走査信号線駆動回路GDは、上記2段のレベルシフタLS1j・LS2jを備えて入力信号レベルの高電位側および低電位側の両方の電圧レベルをシフトし、データ信号線駆動回路SDは、入力信号レベルの高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフタLS3iを有する構成でもよい。この構成においても、上記した液晶表示装置1,11に好適に応用することができる。【0126】また、本発明のマトリクス型画像表示装置は、画素PIXは、走査信号によって選択されると、スイッチング素子SWが画像データを取り込んで画素容量の一方の電極に与え、この画素容量を構成する補助容量CSの他方の電極は隣接する走査信号線GLjに接続され、この画素容量の一方の電極と他方の対向電極との間に電圧を印加することによって表示媒体を駆動して画像表示を行い、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、走査信号線駆動回路GDは、2段のレベルシフタLS1j・LS2jを備え、いずれかのレベルシフタの電圧シフト量が上記周期毎に変化する構成としてもよい。【0127】【発明の効果】請求項1の発明に係るマトリクス型画像表示装置は、以上のように、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を有する。【0128】それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。【0129】さらに、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0130】また、請求項2の発明に係るマトリクス型画像表示装置は、以上のように、請求項1の構成において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルが相互に等しい構成である。【0131】それゆえ、上記外部回路の出力電圧ならびに走査信号線駆動回路およびデータ信号線駆動回路の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0132】さらにまた、請求項3の発明に係るマトリクス型画像表示装置では、以上のように、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造である。【0133】それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。【0134】さらに、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0135】また、請求項4の発明に係るマトリクス型画像表示装置では、以上のように、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が1×1012～1×1014/cm2である領域を有する構造である。【0136】それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。【0137】また、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0138】さらに、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とするので、走査信号線駆動回路のいずれか一方の電圧レベルを基準とするよりも、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0139】また、請求項5の発明に係るマトリクス型画像表示装置では、以上のように、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成される。【0140】それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。【0141】また、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【0142】また、請求項6の発明に係るマトリクス型画像表示装置では、以上のように、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする2段のレベルシフト回路を備え、上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成される。【0143】それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。【0144】また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。【0145】したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。【0146】さらに、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。【図面の簡単な説明】【図1】本発明の実施の一形態の走査信号線駆動回路の電気的構成を示すブロック図である。【図2】図1で示す走査信号線駆動回路の動作を説明するための波形図である。【図3】本発明の実施の一形態のデータ信号線駆動回路の電気的構成を示すブロック図である。【図4】図1で示す走査信号線駆動回路におけるレベルシフタの具体的構成を示す電気回路図である。【図5】図4で示すようなレベルシフタを実現するための素子構造を、模式化して示す断面図である。【図6】図1で示す走査信号線駆動回路および図3で示すデータ信号線駆動回路における走査回路の一構成例を示す電気回路図である。【図7】本発明の実施の一形態の液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。【図8】本発明の実施の他の形態の液晶表示装置の概略的構成を示す正面図である。【図9】図8で示す液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。【図10】図8で示す液晶表示装置における走査信号線駆動回路の動作を説明するための波形図である。【図11】一般的な液晶表示装置の概略的構成を示す正面図である。【図12】典型的な従来技術の液晶表示装置におけるデータ信号線駆動回路の電気的構成を示すブロック図である。【図13】典型的な従来技術の液晶表示装置における走査信号線駆動回路の電気的構成を示すブロック図である。【符号の説明】 1 液晶表示装置(マトリクス型画像表示装置) 2 制御回路 11 液晶表示装置(マトリクス型画像表示装置) 12 基板 13 電源電圧発生回路 ARY 画素アレイ BUFj バッファ CL 液晶容量 CS 補助容量 GD 走査信号線駆動回路 GLj 走査信号線 LS1j レベルシフタ(レベルシフト回路) LS2j レベルシフタ(レベルシフト回路) LS3i レベルシフタ(レベルシフト回路) SD データ信号線駆動回路 SLi データ信号線 SMPi サンプリング回路 SRGj 走査回路 SRSi 走査回路 SW 電界効果トランジスタ
訂正の要旨	審決(決定)の【理由】欄参照。
異議決定日	2004-03-29
出願番号	特願平9-181546
審決分類	P 1 651・ 121- YA (G02F)
最終処分	維持
前審関与審査官	井口猶二
特許庁審判長	森正幸
特許庁審判官	稲積義登町田光信
登録日	2002-10-11
登録番号	特許第3359844号(P3359844)
権利者	シャープ株式会社
発明の名称	マトリクス型画像表示装置
代理人	原謙三
代理人	原謙三

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