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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1100525 |
| 審判番号 | 不服2003-16326 |
| 総通号数 | 57 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-10-21 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2003-08-25 |
| 確定日 | 2004-07-21 |
| 事件の表示 | 平成 5年特許願第224225号「デジタル信号処理システム」拒絶査定不服審判事件〔平成 6年10月21日出願公開、特開平 6-295257〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成5年9月9日(パリ条約による優先権主張 1992年9月21日、大韓民国)の出願であって、その請求項1に係る発明は、平成15年9月22日付で補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載されたとおりの次のもの(以下、「本願発明」という。)である。 「【請求項1】第1速度でデータ処理を遂行してアドレス信号を発生するデジタル信号処理器と、 前記デジタル信号処理器から供給されるアドレス信号を前記第1速度で順次多数のメモリ装置に分配するデマルチプレクサと、 前記デマルチプレクサに並列接続され、前記アドレス信号に応答して前記第1速度より遅い第2速度で当該アドレスに対応するデータを出力する多数のメモリ装置と、 前記多数のメモリ装置から出力されたデータを多数のレジスタに第1速度でスイッチングして出力するマルチプレクサと、 前記マルチプレクサから出力されたデータを一時的に貯蔵し、前記貯蔵されたデータを前記第1速度で順次前記デジタル信号処理器に供給する多数のレジスタを含み、 前記メモリ装置の個数は前記第1速度を前記第2速度で割った値に対応するデジタル信号処理システム。」 2.刊行物 これに対して、原査定の拒絶の理由に引用された刊行物である特開昭58-146082号公報(昭和58年8月31日出願公開、以下、「刊行物1」という。)、本願出願前に頒布された刊行物である実願平1-21398号(実開平2-145447号)のマイクロフィルム(平成2年12月10日出願公開、以下、「刊行物2」という。)、特開昭59-63092号公報(昭和59年4月10日出願公開、以下、「刊行物3」という。)、特開昭60-59461号公報(昭和60年4月5日出願公開、以下、「刊行物4」という。)には、それぞれ図面とともに以下のことが記載されている。 [刊行物1] (A)「このようなメモリ回路はコンピュータシステム、通信システム等において不可欠な存在であり、・・・」(・・・は引用箇所の省略を意味し、以下、同様とする。)(公報1頁右下欄4行〜8行) (B)「ところで、例えばPCM通信用LSIではフィルタ係数の計算等、膨大なディジタル信号処理が要求される。このために高速なディジタル信号処理用LSIが開発されている。然しながら該ディジタル信号処理用LSIが高速動作可能であっても、これに供給すべきデータが追いつかなくなり、目的とするディジタル信号処理ができないという事態を招いている。すなわち、ディジタル信号処理の速度に見合う、高速読出し可能なメモリ回路が是非とも必要である。」(公報2頁右上欄7行〜16行) (C)「すなわち、基本クロックCKの周期のn倍(nは2以上の整数であるが、本図ではn=3の場合を例示する)の周期(クロックはCK1,CK2およびCK3)で逐次印加されるアドレス入力Ain(Ain1,Ain2,Ain3・・・)をサイクリックに一時バッファするn個のアドレス入力レジスタ(図中の31-1,31-2および31-3)と、該n個(n=3)のアドレス入力レジスタの出力によってそれぞれアクセスされるn個のメモリ(図中ではn=3であり、32-1,32-2および32-3として示す)と、該n個(n=3)のメモリからの読出し出力を受信して前記基本クロックの周期で多重化するマルチプレクサ34と、該マルチプレクサより該基本クロックの周期で前記n個(n=3)のメモリ32-1,32-2,32-3からの読出し出力を順次一時バッファすると共に出力データDｏｕｔとして送出するデータレジスタ35とから構成される。なお、基本クロックCKおよびその3分周クロックCK1,CK2およびCK3は制御回路36から供給される。 ・・・先ずアドレス入力Ainが、アドレス切替え時間T’2毎に連続的にAin1,Ain2,Ain3,Ain4,・・・の如く印加される(メモリ回路30が最高速で使用される場合)。なお、時間T’2の発生周期は基本クロックCK(第(2)欄)に同期している。これら一連のアドレス入力は、基本クロックCKの3分周クロックCK1,CK2,CK3・・・(第(11)〜(13)欄)に同期して、点32より順次アドレス入力レジスタ31-1,31-2,31-3に振り分けられる。そして、各々が第(3)〜(5)欄に示す如くアドレス入力レジスタ出力A1,A2,A3,A4・・・を選出する。これらアドレス入力を受けて、メモリ32-1,32-2および32-3は対応するメモリ出力D1,D2,D3,D4・・・を送出する(第(6)〜(8)欄)。この場合、各メモリにアドレス入力が与えられてから対応するメモリ出力を得るまでの時間は従来どおり、アクセス時間T1によって定められる。 各メモリ(32-1〜32-3)からのメモリ出力D1,D2,D3,D4・・・は、マルチプレクサ34により、基本クロックCKに同期して多重化される。多重化されたマルチプレクサ出力は(9)欄中のM1,M2,M3,M4・・・として示される。これら多重化出力はデータレジスタ35に一時バッファされると共に、最終的な出力データDｏｕｔとして送出される((10)欄のDｏｕｔ1,Dｏｕｔ2,Dｏｕｔ3,Dｏｕｔ4・・・)。」(公報2頁左下欄11行〜3頁左上欄20行) 上記(A)〜(C)を勘案すると、刊行物1には、 高速動作するディジタル信号処理用LSIと、 供給されるアドレス入力を基本クロックの分周クロックに同期して順次多数のメモリに振り分ける複数のアドレス入力レジスタと、 前記アドレス入力レジスタに並列接続され、前記アドレス入力に応答して前記基本クロックより遅い速度で当該アドレスに対応するデータを出力する多数のメモリと、 前記多数のメモリから出力されたデータをデータレジスタに前記基本クロックに同期して多重化して出力するマルチプレクサと、 前記マルチプレクサから出力されたデータを一時バッファし、前記一時バッファされたデータを前記基本クロックで順次前記デジタル信号処理用LSIに供給するデータレジスタを含む、 コンピュータシステム(以下、「刊行物1発明」という。) が記載されているものと認められる。 [刊行物2] (D)「第4図はデジタル・シグナル・プロセッサ(以下、DSPという)を用いた従来のDSP・システムのブロック構成図である。第4図において、1は所定のサイクル時間を有するDSP、2はメモリ、・・・5はDSP1が出力するアドレスAをメモリ2及びアドレスデコーダ3に伝送するアドレスバス、6はDSP1とメモリ2との間でデータを伝送するデータバスである。」(公報2頁1行〜10行) (E)「メモリ2が高速メモリであるときは、DSP1はマスタクロックに従って動作し・・・、DSP1の1サイクル時間毎に、ストローブ信号STRがアクティブになる・・・。 ・・・ メモリ2はストローブ信号STRがアクティブであるときに、アドレスバス5に出力されるアドレスAに従ってDSP1にアクセスされ・・・、データが読み出され、又は書き込まれる。」(公報2頁17行〜3頁10行) (F)「ところで、DSP1はメモリ2が高速メモリであるときは、ストローブ信号STRをアクティブにする時間が短くても、メモリ2に対してデータの読み書きができるので、DSP1は待ち時間がなく、DSP本来の速さで処理を実行できることになる。」(公報4頁6行〜11行) [刊行物3] (G)「1.1サイクルタイム中の入力信号を時間的に複数の信号に分割するデマルチプレクサ、該デマルチプレクサの出力信号をそれぞれ1サイクルタイムの間保持するラッチ回路、該ラッチ回路の出力信号をそれぞれ受け取り、・・・複数のメモリ回路ブロック、および該メモリ回路ブロックのそれぞれのセンスアンプからの出力信号を1サイクルタイム内に多重化して出力するマルチプレクサを具備することを特徴とするメモリ回路。」(公報1頁左上欄5行〜15行) (H)「・・・1サイクルタイム中の入力アドレス信号A1をクロック信号φに応じて4つに時分割して4つの出力端O1,O2,O3,O4にそれぞれ出力するデマルチプレクサDMX・・・」(公報2頁左下欄8行〜11行) [刊行物4] (I)「特に高度の処理のために一般にDSP(digiｔal ｓignal ｐｒｏceｓｓｏｒ)と呼ばれているプロセサが使用される。」(公報1頁右下欄2行〜4行) (J)「・・・プログラムメモリの読み出し時間が、必要とする処理サイクルの4倍程度かかるようにした場合の例である。 1はプログラムメモリのブロックで、大きく1-1から1-4までの4ブロックのメモリに分割され、・・・」(公報2頁左下欄3行〜9行) (K)「例えば、メモリ1-1の内容Aは4クロックの間に読み出され、メモリ1-2の内容Bは1クロック遅れて読み出される。同様に他のメモリ1-3,1-4の内容C、Dもそれぞれ1クロックずつ遅れて4クロックの時間をかけて読み出される。・・・プログラムメモリからの内容は4クロック分の時間をかけて低速で読み出し、出力端子6に接続される高速のプロセサ等への処理プログラムは1クロック毎に高速で転送される。」(公報2頁右下欄5行〜3頁左上欄3行) 3.対比 本願発明と刊行物1発明を対比する。 (1)刊行物1発明の「アドレス入力」、「メモリ」、「マルチプレクサ」は、それぞれ本願発明の「アドレス信号」、「メモリ装置」、「マルチプレクサ」に対応する。 (2)刊行物1発明の「ディジタル信号処理用LSI」と本願発明の「デジタル信号処理器」は、高速でデータ処理を行うものである点では対応し、 してみれば、刊行物1発明の「コンピュータシステム」は、本願発明の「デジタル信号処理システム」に対応する。 (3)刊行物1発明の「基本クロック」と本願発明の「第1速度」は、第2速度より速く、かつ、マルチプレクサ及びレジスタを動作させるものである点では対応する。 (4)刊行物1発明の「基本クロックより遅い速度」と本願発明の「第2速度」は、第1速度より遅い速度であって、メモリ装置がデータを出力する速度である点では対応する。 (5)刊行物1発明の「アドレス入力レジスタ」と本願発明の「デマルチプレクサ」は、アドレス信号を順次多数のメモリ装置に分配する手段である点では対応する。 (6)刊行物1発明の「データレジスタ」と本願発明の「レジスタ」は、マルチプレクサから出力されたデータを一時的に貯蔵し、貯蔵されたデータを第1速度で順次デジタル信号処理器に供給するものである点では対応する。 したがって、本願発明と刊行物1発明は、 データ処理を遂行するデジタル信号処理器と、 供給されるアドレス信号を順次多数のメモリ装置に分配する手段と、 前記デマルチプレクサに並列接続され、前記アドレス信号に応答して前記第1速度より遅い第2速度で当該アドレスに対応するデータを出力する多数のメモリ装置と、 前記多数のメモリ装置から出力されたデータをレジスタに第1速度でスイッチングして出力するマルチプレクサと、 前記マルチプレクサから出力されたデータを一時的に貯蔵し、前記貯蔵されたデータを前記第1速度で順次前記デジタル信号処理器に供給するレジスタを含む、 デジタル信号処理システム である点で一致し、次の点で相違する。 [相違点1] データ処理を遂行するデジタル信号処理器が、 本願発明では、第1速度でデータ処理を遂行しアドレス信号を発生するものであるのに対して、 刊行物1発明では、その点について明らかでない点。 [相違点2] 供給されるアドレス信号を順次多数のメモリ装置に分配する手段が、 本願発明では、第1速度で分配するデマルチプレクサであるのに対して、 刊行物1発明では、基本クロックの分周クロックに同期して振り分ける複数のアドレス入力レジスタである点。 [相違点3] レジスタが、 本願発明では、多数であるのに対して、 刊行物1発明では、その点について明らかでない点。 [相違点4] 本願発明では、メモリ装置の個数は第1速度を第2速度で割った値に対応するのに対して、 刊行物1発明では、その点について明らかでない点。 4.相違点についての判断 上記相違点について検討する。 [相違点1について] 例えば刊行物2に記載されているように、デジタル信号処理器が、第1速度でデータ処理を遂行しアドレス信号を発生することは本願出願前周知の技術であるから、刊行物1発明において、上記周知の技術を参酌して、デジタル信号処理器が、第1速度でデータ処理を遂行しアドレス信号を発生するようにすることは当業者が容易になし得るものである。 [相違点2について] 例えば刊行物3に記載されているように、供給されるアドレス信号を順次多数のメモリ装置に分配する手段をデマルチプレクサとすることは本願出願前周知の技術であり、かつ、刊行物1発明における複数のアドレス入力レジスタ全体を1つの手段としてみれば当該1つの手段は、各分周クロックを合わせた基本クロックすなわち第1速度で動作している。 してみれば、刊行物1発明において、上記周知の技術を参酌して、供給されるアドレス信号を順次多数のメモリ装置に分配する手段を、第1速度で分配するデマルチプレクサとすることは当業者が容易になし得るものである。 [相違点3について] レジスタの容量として、貯蔵するデータのうちの何個分のデータの容量が必要になるかは出力タイミングなどに依存するものであるが、複数個のデータの容量が必要な場合に、レジスタを複数のレジスタによって構成することは本願出願前周知の技術である。 してみれば、刊行物1発明において、上記周知の技術を参酌して、レジスタを多数とすることは当業者が設計時に適宜選択し得る設計的事項にすぎない。 [相違点4について] 刊行物1発明では、メモリ装置の個数は第1速度を第2速度で割った値に対応するか否か明らかでないが、例えば刊行物4に記載されているように、メモリ装置の個数を、必要とする処理速度をメモリの読み出し速度で割った値とすることは本願出願前周知の技術であるから、刊行物1発明において、上記周知の技術を参酌して、メモリ装置の個数を第1速度を第2速度で割った値とすることは当業者が容易になし得るものである。 5.むすび 以上のとおり、本願発明は、刊行物1〜4に記載された発明、周知の技術、及び設計的事項に基いて、当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2004-02-17 |
| 結審通知日 | 2004-02-24 |
| 審決日 | 2004-03-08 |
| 出願番号 | 特願平5-224225 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 滝谷 亮一、堀江 義隆、野仲 松男 |
| 特許庁審判長 |
西川 正俊 |
| 特許庁審判官 |
新井 則和 吉見 信明 |
| 発明の名称 | デジタル信号処理システム |
| 代理人 | 森田 俊雄 |
| 代理人 | 堀井 豊 |
| 代理人 | 深見 久郎 |