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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1101012
審判番号 不服2001-1741  
総通号数 57 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1996-01-23 
種別 拒絶査定不服の審決 
審判請求日 2001-02-08 
確定日 2004-08-05 
事件の表示 平成 5年特許願第 22072号「薄膜トランジスタ素子およびその製造方法」拒絶査定不服審判事件〔平成 8年 1月23日出願公開、特開平 8- 23101〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.本願は、平成5年1月14日(優先権主張 平成4年1月17日)の出願であって、平成12年12月27日付けで拒絶査定がなされ、これに対し、平成13年2月8日に拒絶査定に対する審判請求がなされたものである。

2.本願発明
本願の発明は、明細書及び図面の記載からみて、特許請求の範囲の請求項1及び2に記載されたとおりのものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は、以下のとおりである。
「支持基板上に中間層を介して形成された第1のゲート電極と、前記第1のゲート電極の上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成され、上下面にチャネル層を形成する厚さ100nm以下の多結晶シリコンの中間半導体層と、前記中間半導体層の上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成され、前記第1のゲート電極に相対した位置に形成された第2のゲート電極と、前記中間半導体層の前記第1及び第2のゲート電極の外側に形成されたソース及びドレイン領域とからなる薄膜トランジスタ素子において、前記中間半導体層の前記それぞれ両側チャネル領域と前記第1及び第2のゲート絶縁膜とが接する界面の凹凸が30Å以下であることを特徴とする薄膜トランジスタ素子。」

3.引用文献
引用文献1
原査定の拒絶の理由に引用された、本願優先権主張日前の昭和64年3月1日に頒布された特開昭64-53460号公報(以下、「引用例1」という。)には、第1ないし4図とともに、以下の記載がなされている。
・「半導体層を挟んで対向する一対のゲート電極を有するMOSトランジスタにおいて、
前記半導体層の膜厚を100nm以下であり、且つ一方のゲート絶縁層が他方より厚いことを特徴とするMOSトランジスタ。」(特許請求の範囲)
・「半導体層が100nm以下であるため、一対のゲート電極の相互作用により、半導体層の伝導帯端エネルギー準位Ecを下げて、チャネルを広くする。これにより、電子の自由行程における自由電子の散乱を少なくし電子の移動度μを大きくする。」(第2頁左上欄第12〜17行)
・「第1図は本実施例に係るMOSトランジスタの概略断面図であって、符号1はMOSトランジスタを示している。このMOSトランジスタ1においては、石英基板2に多結晶シリコン(Poly-Si)で第2ゲート電極3が形成されている。そして、石英基板2及び該第2ゲート電極3の露呈面には、SiO2から成るゲート絶縁層4が積層されている。ゲート絶縁層4における、前記第2ゲート電極3上方には、多結晶シリコンで半導体層である活性層5を超薄膜(100nm以下)となるように形成している。この活性層5の両側部はN+形不純物をイオン注入して、ソース領域5A及びドレイン領域5Bが形成されている。
さらに、活性層5の上方には、SiO2でなるゲート絶縁層6を介して、多結晶シリコンでなる第1ゲート電極7を形成している。なお、本発明にあっては、活性層5と第1ゲート電極7との距離よりも、活性層5と第2ゲート電極3との距離のほうが長くなっていて、第2ゲート電極3の仕事関数が小さくなるように設定されている。また、第2ゲート電極3のゲート長のほうが第1ゲート電極7のゲート長よりも長くなっている。
・・・
本実施例にあっては、上述したように、活性層5の厚さを100nm以下にしたことにより、移動度μが著しく大きくなることが確認された。
第2図は、本実施例のMOSトランジスタにおける活性層5の膜厚とドレイン電流との関係を示すグラフである。・・・第1ゲート電極7のみにより、活性層5に発生するチャネルと、第2ゲート電極3のみにより発生するチャネルとを夫々流れる電流の和よりも大きい電流が流れており、これは両電極7,3の電界の相互作用によりチャネルの移動度μを増大していることを示している。」(第2頁右上欄第4行〜同頁右下欄第7行)

よって、引用例1には、
「石英基板2上に形成された第2ゲート電極3と、前記第2ゲート電極3および石英基板2上に形成されたゲート絶縁層4と、前記ゲート絶縁層4上に形成された膜厚が100nm以下の多結晶シリコン半導体層からなる活性層5と、前記活性層上に形成されたゲート絶縁層6と、前記ゲート絶縁層6上に形成された第1ゲート電極7と、前記活性層の両側に形成されたソース領域5A及びドレイン領域5Bとを備えたMOSトランジスタ。」
が記載されている。

引用文献2
原査定の拒絶の理由に引用された、本願優先権主張日前の昭和63年10月4日に頒布された特開昭63-237575号公報(以下、「引用例2」という。)には、第1図とともに、以下の記載がなされている。
・「本発明の目的は・・・チャネル領域となる半導体膜が平坦化により薄膜化されているので、作製したMOSFETのドレイン電流-ドレイン電圧特性において、サブスレッショルド電流の傾きをより急峻なものにすることが可能になる。」(第2頁左上欄第10〜16行)
・「第1図(a)において、Si基板1上にまず1μmSiO22を熱酸化法により形成する。つぎに、n+poly-SiをLPCVD法により0.5μm成長したのち、ゲート電極3をレジスト工程およびエッチング工程により形成する。つぎに、熱酸化法を用いてゲート電極3表面にゲート絶縁膜4として酸化膜を400Å成長させる。その後、第1図(b)に示すようにLPCVD法を用いて0.7μmの膜厚を有するSi薄膜5を表面に堆積する。次に、イオン注入法を用いて、AsをSi薄膜5に導入する。・・・このSi薄膜5の表面には、ゲート電極3の形状に対応した凹凸が存在するので、これを平坦化するために機械化学研磨法により表面を研磨する。これによりSi薄膜5の表面が平坦化され、第1図(c)に示すSi薄膜7が得られる。このとき、研磨の程度はゲート絶縁膜4を露出させず、かつソース領域8およびドレイン領域9となるイオン注入層6を残して終了させる。つぎに、Si薄膜7の表面上にバックゲート絶縁膜10を400Å成長させたのち、MISFETのチャネル領域16をすべて覆うような形状をもつバックゲート11を0.5μmLPCVDpoly-Siにより形成する。」(第2頁左下欄第1行〜同頁右下欄第3行)

引用文献3
原査定の拒絶の理由に引用された、本願優先権主張日前の昭和63年8月26日に頒布された特開昭63-207181号公報(以下、「引用例3」という。)には、第1図及び第2図とともに、以下の記載がなされている。
・「本発明は透明絶縁基板上にTFTの活性層として使用するpoly-Si層が形成された半導体材料において、前記poly-Si層が1000Å以下の薄層をなし、かつその平滑度が±20Å以下であることを特徴とするものである。
本発明者らは上記課題を達成すべく種々検討を重ねた結果、透明絶縁基板上のpoly-Si層の膜厚を1000Å以下となし、かつその平滑度を±20Å以下とすることにより、次のような利点が得られることを知見した。すなわち、(1)薄膜化することによりグレインサイズを大きくできる。(2)従って移動度が大きくなる。(3)表面の平滑化によりTFTを形成した場合のゲート電極からのリーク電流を極力少なくできる。(4)平滑化により再現性の良い膜ができる。・・・
このように本発明では、透明絶縁基板上のpoly-Si層の膜厚とともに表面の平滑度を所定の値とするものであり、膜厚もしくは平滑度のみを所定値にしたとしても所期の目的は達成し得ないものである。なお、poly-Si層の膜厚は1000Å以下とするが、好ましくは500Å以下とする。また、平滑度は±20Å以下とするが、好ましくは±10Å以下とする。」(第2頁左上欄第5行〜同頁右上欄第8行)
・「第1図において、透明絶縁基板1上にpoly-Si層2を成膜する(第1図(a))。このpoly-Si層2は・・・減圧CVD法により、膜厚1600〜1700Å程度に成膜する。・・・
次に、poly-Si層2上に塗布型のSiO2層3・・・を表面が平滑になるように塗布する(第1図(b))。
(b)工程で得られたSiO2層3を下層のpoly-Si層2の凸部がSiO2層3の表面に一致する程度にまでエッチングにより除去する(第1図(c))。この時、poly-Si層凸部上端とSiO2層3の残部によって表面が平滑になっている。
(c)工程で得られたもの・・・熱酸化する。・・・この熱酸化により、平滑表面より所定厚さのSiO2層3’が形成され、これによってSiO2層3’表面もSiO2層3’と poly-Si層2との界面も平滑になる(第1図(d))。
(d)工程で得られたものをエッチングして、表層のSiO2層3’を除去すると、表面が平滑なpoly-Si層2が得られる(第1図(e))。得られるpoly-Si層2の膜厚は1000Å程度であり、その表面平滑度は±20Å程度のものとなる。
第2図は他の例を示す工程説明図である。
第2図において、透明絶縁基板1上に比較的厚い・・・poly-Si層2を減圧CVD法により成膜する(第2図(a))。・・・
(a)工程で得られたpoly-Si層2をドライエッチングにより、少しづつ除去する(第2図(b))。この工程を継続し、最終的にpoly-Si層2の表面が所望の、例えば±20Å程度の平滑度が得られ、しかも膜厚が1000Å以下となった時点でエッチング終了する。これにより第2図(c)に示されるような所望の材料が得られることになる。
かくして得られる半導体材料は透明絶縁基板1上にpoly-Si層2が1000Å以下の厚さで、しかもその表面平滑度が±20Å以下であるため、この材料を用いてTFTを常法に従って作製すると、poly-Si層が活性層となり、この活性層は大きな結晶粒径を有するため、キャリア移動度が大きくなり、しかも表面が平滑であるためゲート電極からのリーク電流が極力少なくでき、電気特性の再現性のよいTFTが得られることになる。」(第2頁右上欄第13行〜第3頁左上欄第6行)

引用文献4
原査定の拒絶の理由に引用された、本願優先権主張日前の平成3年11月26日に頒布された特開平3-265143号公報(以下、「引用例4」という。)には、第1図、第2図及び、第3図とともに、以下の記載がなされている。
・「上記製造方法によれば、イオン注入した不純物種の活性化は900℃以下の低温で十分なため、従来のリンの熱拡散工程中に生じるようなシリコンの自己拡散係数の増大、ポリシリコンの急激な粒成長が抑制され、得られる不純物添加されたポリシリコン膜の表面は非常に凹凸の小さなものとなる。この表面凹凸の小さな、不純物添加されたポリシリコン膜を熱酸化して形成するゲート酸化膜の表面凹凸も非常に小さなものとなり、凹凸に起因したゲート電界の局所的な集中が抑制される。その結果、ゲート酸化膜耐圧に優れたボトムゲート型薄膜トランジスタを製造できる。」(第2頁右上欄第18行〜同頁左下欄第9行)
・「・・・第3図は本発明の一実施例におけるイオン注入によって不純物添加したポリシリコン膜および従来の熱拡散によって不純物添加したポリシリコン膜の表面凹凸の大きさと添加した不純物濃度との関係を示したものである。」(第2頁左下欄第18行〜同頁右下欄第2行)
・「本発明の一実施例のボトムゲート型Pチャネル薄型トランジスタの製造方法について・・・説明する。
(a) 第1図(a)のように・・・膜厚0.8〜1.0μm程度の厚シリ コン酸化膜12を形成する。続いて例えば減圧CVDにより厚さ150 0〜1700Åのポリシリコン膜13を堆積する。
(b) 第1図(b)のように、ポリシリコン膜13を低抵抗化するため・ ・・リンのイオン注入を・・・行なう。・・・
(c) 第1図(c)のように、リン添加したポリシリコン膜14を島状に パターニングしゲート電極を形成する。続いて、リン添加したポリシリ コン膜14の表面を・・・酸化することで厚さ400〜800Å程度の ゲート酸化膜15を形成する。」(第2頁右下欄第15行〜第3頁左上 欄第15行)
・「以上のようにして、製造された薄膜トランジスタは、第2図に示すように、ほとんど平坦か、ないしは非常に凹凸の小さな表面を有する。ゲート電極14、ゲート酸化膜15を有している。また、第3図に示すように、ゲート電極の低抵抗化を図るため不純物濃度を増加させた場合においても、イオン注入で不純物添加すれば表面凹凸はほとんど増加しない。」(第3頁右上欄第18行〜同頁左下欄第5行)
なお、第3図より、本発明により形成されたゲート酸化膜表面においては、ポリシリコン膜中のリン濃度が、2×1019cm-3〜1×1020cm-3の範囲で変化しても、ゲート酸化膜表面の凹凸の大きさが5nmより(遥かに)小さく、2ないし3nm程度であることは当業者に明らかである。

引用文献5
原査定の拒絶の理由に引用された、本願優先権主張日前の昭和64年2月27日に頒布された特開昭64-50468号公報(以下、「引用例5」という。)には、第1図とともに、以下の記載がなされている。
・「(1)基板上に多結晶半導体層が形成され、形成時に生じた前記多結晶半導体層の表面の凹凸が100Å以下に平坦加工されており、前記平坦加工された表面上にゲート絶縁膜およびゲート電極が設けられており、前記平坦加工された表面を電界効果トランジスタのチャネル部とする事を特徴とする半導体装置。
(2)平坦加工はメカノケミカルポリッシングである特許請求の範囲第1項記載の半導体装置。」(特許請求の範囲第1項及び第2項)
・「すなわち、本発明によれば、基板上に多結晶半導体層を形成し、その形成時に生じた凹凸を平坦化した後、その表面上にゲート絶縁膜およびゲート電極を設けて、前記平坦化された表面の近傍をチャネル部として用いる構成にする事によって、高性能の半導体装置を達成したものである。」(第2頁左下欄第4〜9行)
・「このように結晶粒径が0.5μm以上であれば数百Åの平坦度であっても、通常用いられる粒径500Å以下のpoly-Siに比較して良好な特性が得られるが、表面平坦度を少なくとも100Å以下好ましくは50Å以下に研磨すればFET特性の大巾の向上が得られる。そしてこの効果は粒径が0.5μm以下のpolyーSiであっても程度の差はあれ、同様である。」(第4頁右下欄第14行〜第5頁左上欄第1行)

引用文献6
原査定の拒絶の理由に引用された、本願優先権主張日前の1991年に頒布された” H.Uchida,K.Takechi,S.Nishida and S.kaneko,"High Mobility and High Stability a-Si:H TFTs with Smooth MIS Interface",Extended Abstracts of the 1991 International Conference on Solid State Devices and Materials,The Japan Society of Applied Physics,1991,p602-p604”(以下、「引用例6」という。)には、第1図、第2図及び第4図とともに、以下の内容が記載されている。
・第1図は、アモルファスSiTFT構造。
・「この実験に使用されたTFTは、図1に示されるような逆スタガー型である。各種の粗さ(roughness values)のSiNxがゲート絶縁膜に使われた。前記SiNx膜上に様々な堆積パワーでアモルファスシリコン膜(a-Si:H)が堆積された。」(第1頁右欄第8〜13行)
・第2図は平坦な(スムースな)SiNx膜上に形成されたSiNx膜とアモルファスSi膜のAFM像。
第2図(c)平坦な(スムースな)SiNx上にロウパワー条件で堆積した6nmの厚いa-Si膜
第2図(d)平坦な(スムースな)SiNx上にハイパワー条件で堆積した6nmの厚いa-Si膜
・第4図は、平坦な(スムースな)SiNx膜(0.57nm)と粗い(ラフな)SiNx膜(1.62nm)上に形成したアモルファスSi膜(a-Si)の平均表面粗さ(ラフネス)と電界効果移動度との関係。
第4図のグラフから、a-Si膜が形成されるSiNx膜の表面粗さが平坦(スムース)で0.57nmの場合、a-Siの平均表面粗さが1.0nmから約0.5nmへとより平坦となると電界効果移動度が約2倍以上に改善されることが分かる。
・「SiNx膜を異なる原料ガスの比率で堆積する。・・・堆積原料ガスの比率を制御することにより、SiNx膜について非常に平坦な(スムースな)表面が得られる。平均正面粗さは0.57nmである。」(第603頁左欄第2行〜第15行)
・「第4図に示されるように、平坦な(スムースな)SiNxに対して、a-Siの平均表面粗さの減少に伴って電界移動度が、非常に増加している。」(第603頁右欄第21行〜同欄第24行)
・「トランジスタの安定性は平坦なMIS界面を用いることにより改善された。」(第604頁右欄第1〜2行)

4.対比・判断
本願発明と引用例1に記載された発明(以下、「引用発明」という。)とを対比すると、
引用発明においては、「膜厚が100nm以下の多結晶シリコン半導体層からなる活性層5」を挟んで上下に、ゲート絶縁層6及びゲート絶縁層4が形成され,それらゲート絶縁層6及び4の更に上下に位置した第1ゲート電極7及び第2ゲート電極3を備えており、一方、本願発明においては、「上下面にチャネル層を形成する厚さ100nm以下の多結晶シリコンの中間半導体層」を挟んで上下に、第2のゲート絶縁膜及び第1のゲート絶縁膜が形成され、これら第1及び第2のゲート絶縁膜の更に上下に第2のゲート電極および第1のゲート電極を備えており、さらに、引用発明の「膜厚が100nm以下の多結晶シリコン半導体層からなる活性層5」が、ゲート絶縁層6及びゲート絶縁層4に対向する面の近傍においてチャネルを形成することは当業者に明らかであるから、引用発明の「膜厚が100nm以下の多結晶シリコン半導体層からなる活性層5」は、本願発明の「上下面にチャネル層を形成する厚さ100nm以下の多結晶シリコンの中間半導体層」に相当する。
したがって、引用発明の、「第2ゲート電極3」、「ゲート絶縁層4」、「ゲート絶縁層6」、及び、「第1ゲート電極7」は、本願発明の、「第1のゲート電極」、「第1のゲート絶縁膜」、「第2のゲート絶縁膜」及び、「第2のゲート電極」にそれぞれ相当する。
また、ソース領域及びドレイン領域が、半導体薄層を活性層とする電界効果トランジスタのチャネル(活性層)を構成する半導体層のチャネルの両側(両端)に形成されることは当業者にとって、自明な事項であり、また、引用発明の「活性層5」が、本願発明の「中間半導体層」に相当するから、引用発明の、「前記活性層の両側に形成されたソース領域5A及びドレイン領域5B」は、本願発明の、「前記中間半導体層の前記第1及び第2のゲート電極の外側に形成されたソース及びドレイン領域」に相当する。
さらに、引用発明の「MOSトランジスタ」の活性層の厚さが100nm以下であることから、引用発明の「MOSトランジスタ」が薄膜トランジスタであることは、当業者に明らかであるから、引用発明の「MOSトランジスタ」は、本願発明の「薄膜トランジスタ素子」に相当する。

よって、両者は、
「第1のゲート電極と、前記第1のゲート電極の上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成され、上下面にチャネル層を形成する厚さ100nm以下の多結晶シリコンの中間半導体層と、前記中間半導体層の上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成され、前記第1のゲート電極に相対した位置に形成された第2のゲート電極と、前記中間半導体層の前記第1及び第2のゲート電極の外側に形成されたソース及びドレイン領域とからなる薄膜トランジスタ素子。」
である点で一致し、以下の点において相違する。
相違点1
本願発明においては、「支持基板上に中間層を介して形成された第1のゲート電極」を備えるのに対して、
引用発明においては、「石英基板2上に形成された第2ゲート電極3」を備える点。
相違点2
本願発明においては、「前記中間半導体層の前記それぞれ両側チャネル領域と前記第1及び第2のゲート絶縁膜とが接する界面の凹凸が30Å以下である」のに対して、
引用発明においては、上記の点を備えていない点。

以下、各相違点について検討する。
相違点1について
本願発明において、「支持基板上に中間層を介して形成された第1のゲート電極」の「中間層」は、その上にゲート電極を形成するのであるから、絶縁層であることは当業者に明らかであり、また、シリコン基板等の支持基板上に絶縁層を形成した上にゲート電極等の導電層を形成することは、例えば、引用例2(第1図参照)及び引用例4(第1図参照)に記載されるように、従来周知の技術的事項であるから、引用発明において、絶縁物である石英基板に直接にゲート電極を形成することに代えて、従来周知のように支持基板上に形成した絶縁層で形成される中間層を介してゲート電極を形成することにより、本願発明の如く構成することは、当業者が何ら困難性なくなしえたものである。

相違点2について
本願発明においては、「前記中間半導体層の前記それぞれ両側チャネル領域と前記第1及び第2のゲート絶縁膜とが接する界面の凹凸が30Å以下である」ところ、相違点2について、前記中間半導体層のチャネル領域と前記第1のゲート絶縁膜(チャネルの下側)とが「接する界面の凹凸が30Å以下である」こと(以下、「相違点2-1」という。)と、前記中間半導体層のチャネル領域と前記第2のゲート絶縁膜(チャネルの上側)とが「接する界面の凹凸が30Å以下である」こと(以下、「相違点2-2」という。)に分けて検討する。
相違点2-1について
引用例6には、下側にゲート電極を形成したTFTトランジスタにおいて、ゲート絶縁膜とチャネル層のアモルファスシリコン層(a-Si)との界面において、ゲート絶縁膜の上面に接して位置するアモルファスシリコン層(a-Si)の電界効果移動度は、a-Si膜が形成されるSiNx膜の表面粗さが平坦(スムース)で0.57nmの場合、a-Siの平均表面粗さが1.0nm〜約0.5nmとより平坦となると約2倍以上に改善されることが記載されており(第1図、第4図参照)、また、引用例2には、基板上にSiO2(膜)2、ゲート電極3、ゲート絶縁膜4、チャネルとなる半導体層であるSi薄膜5、バックゲート酸化膜10とバックゲート電極11を順次形成した構成を備える半導体素子において、チャネルとなる半導体層であるSi薄膜5の表面を平坦化するために機械化学研磨法により表面を研磨することが記載されており、さらに、引用例3には、絶縁基板上に形成した活性層としてのpoyl-Si層の表面を平坦化し、その平滑度を±20Å以下好ましくは±10Å以下とすることが記載され、また、poly-Si層の表面の平滑度を上記の程度とすることにより、TFT素子の特性を改善できることが記載されている。
したがって、引用発明の如き、チャネル部となる多結晶シリコン半導体層からなる活性層の下にゲート絶縁膜を介してゲート電極を備えたMOSトランジスタにおいて、引用例6に記載されているように絶縁膜表面の平坦度を改善することによりTFTトランジスタの移動度が改善されるから、TFT素子の特性を改善するために引用例3に記載される如く、絶縁膜上に形成される多結晶シリコン層におけるようにその表面の平滑度を±20Å以下好ましくは±10Å以下程度とすること、即ち、ゲート電極上に形成されるゲート絶縁膜のチャネル半導体薄層との界面においても、その平滑度を±20Å以下好ましくは±10Å以下程度とすることは、当業者が容易になしえたものである。
相違点2-2について
引用例5には、基板上に形成された多結晶半導体層を平坦加工しその表面上にゲート絶縁膜及びゲート電極を形成した半導体装置において、平坦加工した多結晶半導体層をチャネル部とし、且つチャネル部の表面平坦度を50Å以下とすることが記載され、また、引用例2には、チャネルとなる半導体層の上下にゲート絶縁膜を介してゲート電極を備えた半導体装置において、チャネルとなる半導体層であるSi薄膜5の表面を平坦化するために機械化学研磨法により表面を研磨することが記載されており、さらに、引用例3には、絶縁基板上に形成した活性層としてのpoyl-Si層の表面を平坦化し、その平滑度を±20Å以下好ましくは±10Å以下とすること及び、poly-Si層の表面の平滑度を上記の如くすることにより、TFT素子の特性を改善できることが記載されている。
したがって、引用発明の如き、チャネル部となる多結晶シリコン半導体層からなる活性層の上にゲート絶縁膜を介してゲート電極を備えたMOSトランジスタにおいて、引用例2ないし5に記載されるように、多結晶シリコン半導体層からなる活性層の表面を平坦化するとともに、引用例3に記載されるように、多結晶シリコン層の表面の平滑度を±20Å以下好ましくは±10Å以下程度とすること、即ち、ゲート電極上に形成されるゲート絶縁膜のチャネル半導体薄層との界面においても、その平滑度を±20Å以下好ましくは±10Å以下程度とすることは、当業者が容易になしえたものである。

さらに、引用発明においても、「膜厚が100nm以下の多結晶シリコン半導体層からなる活性層5」を備えており、このような構成を備えることにより、MOSトランジスタの特性が向上していることが引用例1に記載されるとともに(第2頁左上欄第11〜17行、第2頁右下欄第2〜7行参照)、引用例3には、「透明絶縁基板上のpoly-Si層の膜厚を1000Å以下となし、かつその平滑度を±20Å以下とすること」によりTFTの特性が改善されたと記載されているから、本願発明の如く、前記中間半導体層のチャネル領域と第1のゲート絶縁膜及び第2のゲート絶縁膜とが「接する界面の凹凸が30Å以下」となる構成にしたとしても、半導体装置としての特性は、当業者の予測を越える効果以上の効果を奏するものとは認められない。

よって、本願発明は、引用例1から引用例6に記載された発明に基づき当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。

5.まとめ
以上のとおりであるから、本願は、請求項2に係る発明についての検討をするまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2004-06-02 
結審通知日 2004-06-08 
審決日 2004-06-22 
出願番号 特願平5-22072
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆河本 充雄井原 純  
特許庁審判長 河合 章
特許庁審判官 岡 和久
橋本 武
発明の名称 薄膜トランジスタ素子およびその製造方法  
代理人 松下 義治  

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