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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1101851
審判番号 不服2002-2724  
総通号数 58 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1999-02-26 
種別 拒絶査定不服の審決 
審判請求日 2002-02-18 
確定日 2004-08-12 
事件の表示 平成 9年特許願第205592号「半導体装置」拒絶査定不服審判事件〔平成11年 2月26日出願公開、特開平11- 54731〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成9年7月31日の出願であって、平成14年1月8日付けで拒絶査定がなされ、これに対し、平成14年2月18日に拒絶査定に対する審判請求がなされるとともに、同年3月20日付けで手続補正がなされたものである。
2.平成14年3月20日付の手続補正(以下、「本件補正」という)について
[補正却下の決定の結論]
平成14年3月20日付の手続補正を却下する。
[理由]
(1)本件補正の内容
本件補正は、特許請求の範囲を以下のように補正するものである。
「【請求項1】 ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において、
メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成された共通ソース線と、
メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成されたビット線とを有することを特徴とする半導体装置。
【請求項2】 ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において、
メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成されたビット線と、
メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成された共通ソース線とを有することを特徴とする半導体装置。
【請求項3】 第2層Al配線により接続される前記ドレイン領域上または前記ソース領域上には、第1層Al配線により形成されるビット線座または共通ソース線座が形成されており、前記第2層Al配線層により形成されるビット線または共通ソース線は、前記ビット線座同士または共通ソース線座同士を接続するように形成されることを特徴とする請求項1または2記載の半導体装置。
【請求項4】 第1および第2層Al配線を有するCMOS論理回路が同一半導体基板上に形成されていることを特徴とする請求項1または2記載の半導体装置。
【請求項5】 前記ワード線上に、所定のビット数毎にワード線と接続されるワード線裏打ち配線が第2層Al配線により形成されていることを特徴とする請求項2記載の半導体装置。」

本件補正は、平成13年8月6日付の手続補正書によって補正された特許請求の範囲(以下、「拒絶査定時特許請求の範囲」という。)の請求項1に記載された
(a)「フィールド絶縁膜が複数本形成され」、
(b)「不揮発性半導体記憶装置を有する半導体装置において」、
(c)「第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され」、及び、
(d)「第2層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていること」
について、
(a)「複数のフィールド絶縁膜が形成され」、
(b)「不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において」、
(c)「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成された共通ソース線と」、及び、
(d)「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成されたビット線とを有すること」
と補正している。
また、拒絶査定時特許請求の範囲の請求項2に記載された
(e)「フィールド絶縁膜が複数本形成され」、
(f)「不揮発性半導体記憶装置を有する半導体装置において」、
(g)「第1層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成され」、及び、
(h)「第2層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成されていることを」
について、
(e)「複数のフィールド絶縁膜が形成され」
(f)「不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において」、
(g)「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成されたビット線と」、及び、
(h)「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成された共通ソース線とを有すること」
と補正している。

(2)本件補正についての検討
(2-1)新規事項の有無及び補正の目的の適否について
(a)及び(e)について
これらの補正については、特許法第17条の2第4項第4号に規定する明りょうでない記載の釈明に該当する。
(b)及び(f)について
「CMOSロジック部」がCMOS論理回路と当業者にとって同じ技術内容を意味し、「不揮発性半導体記憶装置を有する半導体装置において」を「不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において」に補正することは、拒絶査定時特許請求の範囲の請求項4に記載された「第1および第2層Al配線を有するCMOS論理回路が同一半導体基板上に形成されていること」における限定事項を請求項1及び請求項2に追加したものであるから、特許法第17条の2第3項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
(c)について
本願の願書に最初に添付した明細書の発明の詳細な説明の欄【0019】及び【0020】段落には、図4とともに、
「この後、図4(d)に示すように、第1層Al配線を形成するためのアルミニウム合金をスパッタ法により4000〜6000Å程度の厚さに堆積し、これをパターニングして、ワード線方向に並んだソース領域を共通に接続する、ワード線と平行に延在する共通ソース線12aと、ドレイン領域8aをビット線と接続するための座となるビット線座12bを形成する。次に、CVD法により全面に膜厚4000〜5000Å程度の例えばBPSGからなる第2の層間絶縁膜13を堆積し、フォトリソグラフィ法を用いて、各ドレイン領域8a上に開口を有するフォトレジスト膜18cを形成し、これをマスクとしてRIE法により第2の層間絶縁膜13を選択的にエッチングして、ビット線座12b上にスルーホール14を開口する。
【0020】
次に図4(e)に示すように、第2層Al配線を形成するための、膜厚4000〜6000Å程度アルミニウム合金膜を堆積し、これをパターニングして、フィールド絶縁膜と並行に並んでいるドレイン領域を共通に接続するビット線15aを、フィールド絶縁膜と平行なパターンに形成する。
メモリセルが混載されるCMOSロジック製品では、メモリセルアレイ領域での第1、第2層配線においてCMOSロジック部の配線も同時に行う。」
と記載されており、これらの記載を斟酌すると、拒絶査定時特許請求の範囲の請求項4に記載された「第1および第2層Al配線を有するCMOS論理回路が同一半導体基板上に形成されていること」における「第1および第2層Al配線」は、拒絶査定時特許請求の範囲の請求項1における「第1層Al配線」及び「第2層Al配線」を意味するものであるから、「第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され」を「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成された共通ソース線と」に補正することは、「第1層Al配線」の構成を限定するものであり、「共通ソース線」が「前記ソース領域上」でソース領域に接続されていることは明らかであって、特許法第17条の2第3項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
(d)について
本願の願書に最初に添付した明細書の発明の詳細な説明の欄【0019】及び【0020】段落の記載によれば、「第2層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていること」を「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成されたビット線とを有すること」に補正することは、やはり、「第2層Al配線」の構成を限定するものであり、「ビット線」が「ドレイン領域上」でドレイン領域に接続されていることは明らかであって、特許法第17条の2第3項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
(g)について
本願の願書に最初に添付した明細書の発明の詳細な説明の欄【0019】及び【0020】段落の記載に加えて、同欄【0022】及び【0023】段落には、図9とともに、
「その後、図9(b)に示すように、第1層Al配線を形成するためのアルミニウム合金をスパッタ法により4000〜6000Å程度の厚さに堆積し、これをパターニングして、フィールド絶縁膜3に平行に並んだドレイン領域8aを接続する、概ねフィールド絶縁膜3と平行に延在するビット線12cと、ソース領域8bを共通ソース線と接続するための座となる共通ソース線座12dを各ソース領域8b上に形成する。次に、CVD法により全面に膜厚4000〜5000Å程度の例えばBPSGからなる第2の層間絶縁膜13を堆積し、フォトリソグラフィ法を用いて、各ソース領域8b上に開口を有するフォトレジスト膜18dを形成し、これをマスクとしてRIE法により第2の層間絶縁膜13を選択的にエッチングして、共通ソース線座12d上にスルーホール14を開口する。
【0023】
次に、第2層Al配線を形成するための、膜厚4000〜6000Å程度のアルミニウム合金膜を堆積し、これをパターニングして、ワード線と並行に並んでいるソース領域を接続する共通ソース線15dを、ワード線と平行なパターンに形成する。」
と記載されており、これらの記載を参酌すると、拒絶査定時特許請求の範囲の請求項4に記載された「第1および第2層Al配線を有するCMOS論理回路が同一半導体基板上に形成されていること」における「第1および第2層Al配線」は、拒絶査定時特許請求の範囲の請求項2における「第1層Al配線」及び「第2層Al配線」を意味するものであるから、「第1層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成され」を「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成されたビット線と」に補正することは、「第1層Al配線」の構成を限定するものであり、「ビット線」が「ドレイン領域上」でドレイン領域に接続されていることは明らかであって、特許法第17条の2第3項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
(h)について
上記引用した本願の願書に最初に添付した明細書の発明の詳細な説明の欄【0019】、【0020】、【0022】、及び【0023】段落の記載によれば、「第2層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成されていることを」を「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成された共通ソース線とを有すること」に補正することは、やはり、「第2層Al配線」の構成を限定するものであり、「共通ソース線」が「前記ソース領域上」でソース領域に接続されていることは明らかであって、特許法第17条の2第3項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。

(2-2)独立特許要件について
次に、本願補正発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第4項の規定に適合するか)について以下に検討する。

(2-2-1)本件補正後の発明
本件補正後のその請求項1に係る発明は、本件補正後における特許請求の範囲請求項1に記載されている次のとおりである。(以下、「本願補正発明」という。)
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置において、
メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、CMOSロジック部の配線をも形成する第1層Al配線により形成された共通ソース線と、
メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、CMOSロジック部の配線をも形成する第2層Al配線により形成されたビット線とを有することを特徴とする半導体装置。」

(2-2-2)引用例
文献1:特開平3-57281号公報
原査定の拒絶の理由に引用された本願の出願日前の平成3年3月12日に頒布された特開平3-57281号公報(以下、引用例1という。)には、第1図、第2図、第3図、第5図、第6図、第7図、第9図及び第10図とともに、次のとおり記載されている。
「・・・コントロールゲート6がゲート酸化膜7を介してフローティングゲート4上に形成されている。また、ビット線8がドレイン拡散領域2に電気的に接続して形成されている。
第10図は従来のEPROMアレイを示す平面図である。第10図のA-A断面が第9図に相当する。第10図に示すように、メモリトランジスタ10はマトリクス状に配置され、ソース拡散領域3は行方向に共通に設けられている。ワード線11(コントロールゲート6)も行方向に共通に接続されている。」(第1頁右下欄第20行〜第2頁左上欄第10行)
「・・・請求項2記載の不揮発性半導体記憶装置は、フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース領域の行方向共通接続を、該ソース領域上を行方向に延設された導電層により行っている。」(第3頁右下欄第20行〜第4頁左上欄第6行)
「第1図はこの発明の第1の実施例であるEPROMのメモリトランジスタ20を示す断面図である。第2図はその平面図である。第2図のB-B断面が第1図に相当する。
これらの図に示すように、ポリシリコン,ポリサイド,シリサイドもしくはアルミニウム等の金属から成る低抵抗な導電層21がソース拡散領域3上に平行に設けられている。なお、他の構成は従来と同様であるため説明は省略する。」(第4頁右上欄第15行〜同頁左下欄第3行)
「第3図は第1図,第2図で示した第1の実施例のEPROMのメモリトランジスタの製造方法を示す断面図である。以下、同図を参照しつつその製造方法を説明する。従来から行われてきた方法によりドレイン,ソース拡散領域2,3、フローティングゲート4及びゲート酸化膜5形成後、フローティングゲート4上全面に酸化膜7を形成する。なお、ドレイン,ソース拡散領域2,3はフローティングゲート4をマスクとして形成されている。」(第4頁左下欄第5〜14行)
「その後、ドレイン拡散領域2上の導電層24をエッチングにより選択的に除去し、同図(c)に示すようにドレイン拡散領域2上に電気的接触したビット線8を形成する。
なお、導電層21の形成は、フローティングゲート4を形成する工程時に同時に行ってもよく、また、導電層21のみを別の工程により形成してもよく、あるいはコントロールゲート6,フローティングゲート4と共に3層構造(第7B図参照)で形成してもよい。また第4図に示すように、導電層21形成時に、例えば第3図(b)の工程を利用してドレイン拡散領域2上にも導電層25を形成し、この導電層25をビット線8とのコンタクトに利用してもよい。ただし導電層25は各メモリトランジスタのドレイン拡散領域2上に独立して形成する必要がある。」(第4頁右下欄第4〜19行)
「第5図は、この発明の第2の実施例であるEPROMを示す平面図、第6図はP型基板1上に形成するマスク用酸化膜の従来との違いを示す模式図、第7A図は第5図のC-C断面図である。
第5図に示すように、メモリトランジスタ30のソース拡散領域33は各々独立して形成されている。そして、行単位でソース拡散領域33を共通に接続するため、行方向のソース拡散領域33上に沿ってポリシリコン等の導電層31が形成されている。したがって、ドレイン,ソース拡散領域2,3形成用のマスクとしてP型基板1上に形成される酸化膜50′のパターンは第6図(b)で示すようになり、その開口部60′も列方向にのみ共通に形成されており、第6図(a)で示した従来例の酸化膜50のように開口部60を行方向及び列方向に共通に形成しない。
このような構成のEPROMは、酸化膜50′のパターンが異なるのみで、第3図で示したEPROMの製造方法と同様にして形成することができる。また、第7B図に示すように3層構造で形成してもよい。」(第5頁左上欄第8行〜同頁右上欄第8行)

引用例1では「ソース拡散領域」と「ソース領域」の2つの文言を用いているが、「ソース領域」は通常不純物拡散によって形成され、「ソース領域」が具体的には「ソース拡散領域」を意味することは当業者にとって自明である。
これらの記載より、引用例1には、
「フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース拡散領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース拡散領域の行方向共通接続を、該ソース拡散領域上を行方向に延設された導電層により行っている、不揮発性半導体記憶装置において、行方向に共通に接続されているワード線11(コントロールゲート6)が上に形成されたフローティングゲート4と、基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターンをマスクとして形成されるドレイン拡散領域、ソース拡散領域を有する前記メモリトランジスタ、及び、ドレイン拡散領域上に電気的接触したビット線8を備えるとともに、コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の前記導電層を備えた、不揮発性半導体記憶装置。」
が記載されている。

文献2:特開平7-202044号公報
また、新たに引用する本願の出願日前の平成7年8月4日に頒布された特開平7-202044号公報(以下、引用例2という。)には、図1ないし図12とともに、次のとおり記載されている。
「【発明が解決しようとする課題】EPROM、フラッシュメモリ等の不揮発性メモリでは、一般に、周辺部の1層ゲートMOS構造(CMOSならば、Pチャネル及びNチャネルトランジスタ)と、セル部の2層ゲートMOS構造(Nチャネルトランジスタ)とが同一チップ上に構成されている。」(第3欄第2〜7行)
「【0016】
【実施例】以下図面を参照して本発明の実施例を説明する。図1から図6はそれぞれ、本発明の一実施例に係る半導体装置の製造方法における、半導体チップの製造工程段階毎の断面図を示す。また、図7から図12は、それぞれ図1から図6に図示された半導体チップ上に形成されるパターンを示す模式的平面図である。なお図面上、左からメモリセル部、周辺部のPチャネルトランジスタ部及びNチャネルトランジスタ部を示した。また、図7から図12に示す半導体チップのa-b間の断面図が、それぞれ図1から図6に対応している。」(第4欄第19〜29行)
「・・・次いで、セル部のポリシリコン膜9、絶縁膜7及びフローティングゲート6を選択的にエッチングし、メモリセルを形成する。この際、周辺部には、ポリシリコン膜9をすべて残存させ、この周辺部にポリシリコン膜9とセル部のポリシリコン膜9とが導通しているパターンとする。その後、基板全面に、第1回目のAｓイオン注入10を、加速エネルギーが50keV、注入量が1×1015cm-2の条件下で行い、セル部に第1のn+拡散層11を形成する。このとき、周辺部には、ポリシリコン膜9が形成されているので、拡散層は形成されない。
【0020】次に、図4及び図10に示すように、ポリシリコン膜9をエッチングし、周辺部にゲート電極12を残し、同時にセル部のポリシリコン膜9がコントロールゲート13となるようにパターンニングする。その後、SDNレジスト14を用いて第2回目のAｓイオン注入15を行い、これにより周辺部のNチャネル領域に第2のn+拡散層16を形成する。この第2のAｓイオン注入は、加速エネルギーが70keV、注入量が5×1015cm-2の条件で行う。
【0021】続いて、図5及び図11に示すように、SDPレジスト17を用いてBイオン注入を行い、周辺部のPチャネル領域にP+拡散層19を形成する。このBイオン注入は、加速エネルギーが50keV、注入量が5×1015cm-2の条件で行う。
【0022】次に、図6及び図12に示すように、基板全面に5000オングストローム厚のBPSG膜20を成長させ、次いで、第1のn+拡散層11、第2のn+拡散層16、P+拡散層19並びにコントロールゲート13及びゲート電極12上にコンタクト21用開口を形成し、アルミニウムをスパッタし、配線22をパターンニングする。」(第4欄第46行〜第5欄27行)

(2-2-3)対比
そこで、本願補正発明と引用例1に記載された発明(以下「引用例1発明」という。)とを対比すると、
引用例1発明と本願補正発明とは、同じ不揮発性半導体記憶装置の技術分野に属するものであり、「メモリトランジスタ」が1ビットの記憶を司るメモリセルとなるものであること、及び、「不揮発性半導体記憶装置」が「半導体装置」の一種であることは当業者にとって自明であるから、引用例1発明における「メモリトランジスタ」、「ワード線11」、「フローティングゲート4」、「コントロールゲート6」、「ソース拡散領域」、「ドレイン拡散領域」及び「不揮発性半導体記憶装置」は、本願補正発明における「メモリセル」、「ワード線」、「フローティングゲート」、「コントロールゲート」、「ソース領域」、「ドレイン領域」及び「電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置」にそれぞれ相当する。
また、引用例1には、マトリクス状の「メモリトランジスタ30のソース拡散領域33は各々独立して形成されている。そして、行単位でソース拡散領域33を共通に接続するため、行方向のソース拡散領域33上に沿ってポリシリコン等の導電層31が形成されている」と記載されているが、フローティングゲート4、コントロールゲート6と導電層とを含めた層構成については、引用例1の第7B図、第4頁右下欄第10〜13行及び第5頁右上欄第7、8行の記載において、導電層31の代わりに、コントロールゲート6より一層上の導電層32として形成することが示されており、引用例1発明における「コントロールゲート6、フローティングゲート4と共に3層構造となる」導電層は、このような「コントロールゲート6、フローティングゲート4」より上層の配線として形成された構造を意味している。よって、引用例1発明における「コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の導電層」は、本願補正発明における「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に」、「第1層Al配線により形成された共通ソース線」に相当する。
ここで、引用例1の第5図によれば、ビット線8が、ワード線11(コントロールゲート6)、及び、導電層31と直交するごとく図示されており、第7B図によれば、導電層32の層よりもさらに上の層にビット線8が形成されているごとく図示されている。引用例1には、「導電層」が上層の配線としての導電層32でも実現可能であるという示唆があることを考慮すると、引用例1発明における「行方向に共通に接続されているワード線11」と「コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の前記導電層」とは、行方向に平行に配置され、引用例1発明における「ドレイン拡散領域上に電気的接触したビット線8」は、行方向とは直交して、当該「導電層 」より上層に形成されたものであるから、引用例1発明における「ドレイン拡散領域上に電気的接触したビット線8」は、本願補正発明における「ワード線と直交する方向に」「第2層配線により形成された」ビット線に相当する。
さらに、引用例1には、「基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」が「ドレイン、ソース拡散領域2、3形成用のマスクとして」用いられることが記載され、マトリクスにおいては、列方向とは行方向に直交する方向を表す概念であるから、開口部60′の間の「酸化膜50′のパターン」も行方向に直交している。これに加えて、「酸化膜50′のパターン」の絶縁膜の一種であるから、引用例1発明における「開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」は、本願補正発明の「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接する」「絶縁膜」に相当する。

よって、本願補正発明と引用例1発明は、
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように複数の絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、第1層Al配線により形成された共通ソース線と、メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、第2層配線により形成されたビット線とを有することを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。

[相違点1]
本願補正発明では、「短冊状の複数のフィールド絶縁膜が形成され」ているのに対して、引用例1発明では、基板1上に開口部60′が「列方向にのみ共通に形成された酸化膜50′のパターン」が形成されている点。
[相違点2]
本願補正発明では、「不揮発性半導体記憶装置とCMOSロジック部とを有する半導体装置」であるのに対して、引用例1発明では不揮発性半導体記憶装置である点。
[相違点3]
本願補正発明では、「CMOSロジック部の配線をも形成する第1層Al配線により形成された共通ソース線」を有するのに対して、引用例1発明では、「該ソース領域上を行方向に延設された」アルミニウム等の金属の導電層を有する点。
[相違点4]
本願補正発明では、「CMOSロジック部の配線をも形成する第2層Al配線により形成されたビット線」を有するのに対して、引用例1発明では、第2層配線により形成された「ドレイン拡散領域上に電気的接触したビット線8」を有する点。

(2-2-4)判断
上記相違点について以下に検討する。
[相違点1について]
引用例1発明における、開口部60′が「列方向にのみ共通に形成された酸化膜50′のパターン」は、引用例1の第6図(b)に示されたとおり、基板上に形成された長尺状の開口部60′を有する酸化膜であり、開口部と開口部との間の酸化膜は、複数のメモリトランジスタを隔て、長方形の形状であるから、その点おいては、「短冊状」の形状であり、個別の独立した「短冊状」に形成するか、素子形成領域が開口部となる連続したパターンとして他の酸化膜に連なっている形状とするかは、製造方法上の単なる設計事項である。さらに、「フィールド絶縁膜」とは、半導体分野においては、素子領域間の結晶表面に形成された絶縁膜を意味し、「基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」も、メモリトランジスタの「ドレイン、ソース拡散領域2、3形成用のマスクとして」用いられ、基板上の素子領域間にあることになるので、前記酸化膜50′は、本願補正発明の「フィールド絶縁膜」と実質的に等しいものであり、格別に相違するものではない。
[相違点2について]
引用例2には、「EPROM、フラッシュメモリ等の不揮発性メモリでは、一般に、周辺部の1層ゲートMOS構造(CMOSならば、Pチャネル及びNチャネルトランジスタ)と、セル部の2層ゲートMOS構造(Nチャネルトランジスタ)とが同一チップ上に構成されている。」と記載されており、EPROM、すなわち、引用例1発明における「不揮発性半導体記憶装置」が一般的にMOS構造を含む周辺回路部と同一基板上に形成されることは周知の技術事項であり、さらに、特に引用例2の図6に、周辺部の1層ゲートMOS構造がCMOS回路であることが記載されており、CMOS回路をロジック回路として用いられることも従来から周知であるので、引用例1発明における「不揮発性半導体記憶装置」とCMOSロジック部を同一基板に形成した半導体装置とすることは、当業者が必要に応じて適宜なし得たものである。
[相違点3について]
引用例2には、「基板全面に5000オングストローム厚のBPSG膜20を成長させ、次いで、第1のn+拡散層11、第2のn+拡散層16、P+拡散層19並びにコントロールゲート13及びゲート電極12上にコンタクト21用開口を形成し、アルミニウムをスパッタし、配線22をパターンニングする。」と記載されており、「第1のn+拡散層11」「第2のn+拡散層16」、及び、「P+拡散層19」は、EPROMとその周辺部のCMOS回路のソース領域またはドレイン領域であり、EPROMの周辺部にCMOS回路を搭載すると共に、セル部の配線とCMOS回路の配線とを同一工程で、基板全面に形成されたBPSG膜の上の同一層に形成することは引用例2に記載された技術であり、また、引用例1発明における「不揮発性半導体記憶装置」では、メモリトランジスタのソース領域同士を接続する、導電層をコントロールゲートより上の層に設ける際には、引用例2の記載と同じようにBPSG膜等の層間絶縁膜を介して配線を設ける構造を採用することが当業者にとっては明らかであるから、引用例1発明において、引用例2に記載されたように、同一基板上に形成されたCMOSロジック部の配線と同一層に「共通ソース線」に相当する導電層を形成することは、当業者が必要に応じて適宜なし得たものである。
[相違点4について]
引用例2には、「第1のn+拡散層11、・・・にコンタクト21用開口を形成し、アルミニウムをスパッタし、配線22をパターンニングする。」と記載されており、「第1のn+拡散層11」は、EPROMのメモリセル部の拡散層であり、EPROM(不揮発性半導体記憶装置)の「ドレイン領域」または「ソース領域」に相当するから、EPROMにおいて、「ドレイン領域」または「ソース領域」に接続される配線をアルミニウムで形成することは周知であり、かつ、引用例1発明においては、ビット線は層間絶縁膜を介して導電層上に設けられた上層の配線、すなわち、第2層配線であって、「相違点2について」において検討したように、CMOS回路をロジック回路として用いられることも周知であるから、「相違点3について」において検討したように、「不揮発性半導体記憶装置」の配線を他のCMOS回路の配線と同一層に形成する場合、ビット線も他のCMOSロジック部の配線と同一層に、引用例2にも記載された周知の配線材料である、アルミニウムから成る配線層として形成することは、当業者が必要に応じて適宜なし得たものである。

(2-2-5)独立特許要件についての結論
以上のとおり、本願補正発明は、引用例1及び引用例2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、本願補正発明は特許出願の際独立して特許を受けることができるものではない。よって、他の補正後の特許請求の範囲請求項2ないし5に係る発明について検討するまでもなく、適法でない補正を含む本件補正は、特許法第17条の2第5項で準用する同法第126条第4項の規定に適合しないものである。

(3)むすび
したがって、本件補正は、特許法第17条の2第5項の規定に違反するものであるから、特許法第159条第1項で準用する特許法第53条第1項の規定により却下されるべきものである。

3.本願発明
平成14年3月20日付の手続補正は上記のとおり却下されたので、本願請求項1ないし5に係る発明は、平成13年8月6日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし5に記載されたとおりのものであると認められるところ、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された、以下のとおりのものである。
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状のフィールド絶縁膜が複数本形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、該コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され、第2層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていることを特徴とする半導体装置。」

4.引用例
文献1:特開平3-57281号公報
原査定の拒絶の理由に引用された本願の出願日前の平成3年3月12日に頒布された特開平3-57281号公報(以下、引用例1という。)には、第1図、第2図、第3図、第5図、第6図、第7図、第9図及び第10図とともに、次のとおり記載されている。
「・・・コントロールゲート6がゲート酸化膜7を介してフローティングゲート4上に形成されている。また、ビット線8がドレイン拡散領域2に電気的に接続して形成されている。
第10図は従来のEPROMアレイを示す平面図である。第10図のA-A断面が第9図に相当する。第10図に示すように、メモリトランジスタ10はマトリクス状に配置され、ソース拡散領域3は行方向に共通に設けられている。ワード線11(コントロールゲート6)も行方向に共通に接続されている。」(第1頁右下欄第20行〜第2頁左上欄第10行)
「・・・請求項2記載の不揮発性半導体記憶装置は、フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース領域の行方向共通接続を、該ソース領域上を行方向に延設された導電層により行っている。」(第3頁右下欄第20行〜第4頁左上欄第6行)
「第1図はこの発明の第1の実施例であるEPROMのメモリトランジスタ20を示す断面図である。第2図はその平面図である。第2図のB-B断面が第1図に相当する。
これらの図に示すように、ポリシリコン,ポリサイド,シリサイドもしくはアルミニウム等の金属から成る低抵抗な導電層21がソース拡散領域3上に平行に設けられている。なお、他の構成は従来と同様であるため説明は省略する。」(第4頁右上欄第15行〜同頁左下欄第3行)
「第3図は第1図,第2図で示した第1の実施例のEPROMのメモリトランジスタの製造方法を示す断面図である。以下、同図を参照しつつその製造方法を説明する。従来から行われてきた方法によりドレイン,ソース拡散領域2,3、フローティングゲート4及びゲート酸化膜5形成後、フローティングゲート4上全面に酸化膜7を形成する。なお、ドレイン,ソース拡散領域2,3はフローティングゲート4をマスクとして形成されている。」(第4頁左下欄第5〜14行)
「その後、ドレイン拡散領域2上の導電層24をエッチングにより選択的に除去し、同図(c)に示すようにドレイン拡散領域2上に電気的接触したビット線8を形成する。
なお、導電層21の形成は、フローティングゲート4を形成する工程時に同時に行ってもよく、また、導電層21のみを別の工程により形成してもよく、あるいはコントロールゲート6,フローティングゲート4と共に3層構造(第7B図参照)で形成してもよい。また第4図に示すように、導電層21形成時に、例えば第3図(b)の工程を利用してドレイン拡散領域2上にも導電層25を形成し、この導電層25をビット線8とのコンタクトに利用してもよい。ただし導電層25は各メモリトランジスタのドレイン拡散領域2上に独立して形成する必要がある。」(第4頁右下欄第4〜19行)
「第5図は、この発明の第2の実施例であるEPROMを示す平面図、第6図はP型基板1上に形成するマスク用酸化膜の従来との違いを示す模式図、第7A図は第5図のC-C断面図である。
第5図に示すように、メモリトランジスタ30のソース拡散領域33は各々独立して形成されている。そして、行単位でソース拡散領域33を共通に接続するため、行方向のソース拡散領域33上に沿ってポリシリコン等の導電層31が形成されている。したがって、ドレイン,ソース拡散領域2,3形成用のマスクとしてP型基板1上に形成される酸化膜50′のパターンは第6図(b)で示すようになり、その開口部60′も列方向にのみ共通に形成されており、第6図(a)で示した従来例の酸化膜50のように開口部60を行方向及び列方向に共通に形成しない。
このような構成のEPROMは、酸化膜50′のパターンが異なるのみで、第3図で示したEPROMの製造方法と同様にして形成することができる。また、第7B図に示すように3層構造で形成してもよい。」(第5頁左上欄第8行〜同頁右上欄第8行)

引用例1では「ソース拡散領域」と「ソース領域」の2つの文言を用いているが、「ソース領域」は通常不純物拡散によって形成され、「ソース領域」が具体的には「ソース拡散領域」を意味することは当業者にとって自明である。
これらの記載より、引用例1には、
「フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース拡散領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース拡散領域の行方向共通接続を、該ソース拡散領域上を行方向に延設された導電層により行っている、不揮発性半導体記憶装置において、行方向に共通に接続されているワード線11(コントロールゲート6)が上に形成されたフローティングゲート4と、基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターンをマスクとして形成されるドレイン拡散領域、ソース拡散領域を有する前記メモリトランジスタ、及び、ドレイン拡散領域上に電気的接触したビット線8を備えるとともに、コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の前記導電層を備えた、不揮発性半導体記憶装置。」が記載されている。

5.対比
そこで、本願発明と引用例1に記載された発明(以下「引用例1発明」という。)とを対比すると、
引用例1発明と本願発明とは、同じ不揮発性半導体記憶装置の技術分野に属するものであり、「メモリトランジスタ」が1ビットの記憶を司るメモリセルとなるものであること、及び、「不揮発性半導体記憶装置」が「半導体装置」の一種であることは当業者にとって自明であるから、引用例1発明における「メモリトランジスタ」、「ワード線11」、「フローティングゲート4」、「コントロールゲート6」、「ソース拡散領域」、「ドレイン拡散領域」及び「不揮発性半導体記憶装置」は、本願発明における「メモリセル」、「ワード線」、「フローティングゲート」、「コントロールゲート」、「ソース領域」、「ドレイン領域」及び「電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置」にそれぞれ相当する。
また、引用例1には、マトリクス状の「メモリトランジスタ30のソース拡散領域33は各々独立して形成されている。そして、行単位でソース拡散領域33を共通に接続するため、行方向のソース拡散領域33上に沿ってポリシリコン等の導電層31が形成されている」と記載されているが、フローティングゲート4、コントロールゲート6と導電層とを含めた層構成については、引用例1の第7B図、第4頁右下欄第10〜13行及び第5頁右上欄第7、8行の記載において、導電層31の代わりに、コントロールゲート6より一層上の導電層32として形成することが示されており、引用例1発明における「コントロールゲート6、フローティングゲート4と共に3層構造となる」導電層は、このような「コントロールゲート6、フローティングゲート4」より上層の配線として形成された構造を意味している。よって、引用例1発明における「コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の導電層」は、本願発明における「第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線」に相当する。
ここで、引用例1の第5図によれば、ビット線8が、ワード線11(コントロールゲート6)、及び、導電層31と直交するごとく図示されており、第7B図によれば、導電層32の層よりもさらに上の層にビット線8が形成されているごとく図示されている。「導電層」は上層の配線としての導電層32でも実現可能であるという引用例1における示唆を考慮すると、引用例1発明における「行方向に共通に接続されているワード線11」と「コントロールゲート6、フローティングゲート4と共に3層構造となる、アルミニウム等の金属の導電層」とは、行方向に平行に配置され、引用例1発明における「ドレイン拡散領域上に電気的接触したビット線8」は、行方向とは直交して、当該「導電層 」より上層に形成されたものであるから、引用例1発明における「ドレイン拡散領域上に電気的接触したビット線8」は、本願発明における第2層配線により形成された「ワード線と直交する方向に前記ドレイン領域を接続するビット線」に相当する。
さらに、引用例1には、「基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」が「ドレイン、ソース拡散領域2、3形成用のマスクとして」用いられることが記載され、マトリクスにおいては、列方向とは行方向に直交する方向を表す概念であるから、開口部60′の間の「酸化膜50′のパターン」も「ワード線11」の行方向に直交している。これに加えて、「酸化膜50′のパターン」の絶縁膜の一種であるから、引用例1発明における「開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」は、本願発明の「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接する」「絶縁膜」に相当する。

よって、本願発明と引用例1発明は、
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように絶縁膜が複数本形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、該コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され、第2層配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていることを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。

[相違点1]
本願発明では、「短冊状のフィールド絶縁膜が複数本形成され」ているのに対して、引用例1発明では、基板1上に開口部60′が「列方向にのみ共通に形成された酸化膜50′のパターン」が形成されている点。
[相違点2]
本願発明では、「第2層Al配線に」よる「ドレイン領域を接続するビット線」を有するのに対して、引用例1発明では、第2層配線により「ドレイン拡散領域2上に電気的接触したビット線8」を有する点。

6.判断
上記相違点について以下に検討する。
[相違点1について]
引用例1発明における、開口部60′が「列方向にのみ共通に形成された酸化膜50′のパターン」は、引用例1の第6図(b)に示されたとおり、基板上に形成された長尺状の開口部60′を有する酸化膜であり、開口部と開口部との間の酸化膜は、複数のメモリトランジスタを隔て、長方形の形状であるから、その点においては、「短冊状」の形状であり、個別の独立した「短冊状」に形成するか、素子形成領域が開口部となる連続したパターンとして他の酸化膜に連なっている形状とするかは、製造方法上の単なる設計事項である。さらに、「フィールド絶縁膜」とは、半導体分野においては、素子領域間の結晶表面に形成された絶縁膜を意味し、「基板1上に開口部60′も列方向にのみ共通に形成された酸化膜50′のパターン」も、メモリトランジスタの「ドレイン、ソース拡散領域2、3形成用のマスクとして」用いられ、基板上の素子領域間にあることになるので、前記酸化膜50′は、本願発明の「フィールド絶縁膜」と実質的に等しいものであり、格別に相違するものではない。
[相違点2について]
EPROMにおいて、「ドレイン領域」または「ソース領域」に接続される配線をアルミニウムで形成することは、引用例1発明においても「導電層」をアルミニウムで形成したように、低抵抗の配線材料として周知であるから、同じく低抵抗であるべき引用例1発明における「ドレイン拡散領域上に電気的接触したビット線8」を、周知の配線材料である、アルミニウムから成る配線層として形成することは、当業者が容易になし得たものである。

よって、本願発明は、上記引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから、請求項2乃至5に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2004-06-01 
結審通知日 2004-06-08 
審決日 2004-06-29 
出願番号 特願平9-205592
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英、正山 旭、松嶋 秀忠  
特許庁審判長 松本 邦夫
特許庁審判官 河合 章
今井 淳一
発明の名称 半導体装置  
代理人 徳丸 達雄  

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