拒絶査定不服の審決｜不服2003-4209 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G06F 審判査定不服 4号2号請求項の限定的減縮特許、登録しない。 G06F
管理番号	1109262
審判番号	不服2003-4209
総通号数	62
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	1998-12-08
種別	拒絶査定不服の審決
審判請求日	2003-03-14
確定日	2005-01-04
事件の表示	平成 9年特許願第315009号「バーチャルチャネルメモリシステム」拒絶査定不服審判事件〔平成10年12月 8日出願公開、特開平10-326225〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	1.手続の経緯本願は、平成9年11月17日の出願であって、平成14年12月26日付けで拒絶査定がなされ、その後、平成15年3月14日付けで査定不服審判請求がなされるとともに、平成15年4月11日付けで手続補正書が提出されたものである。 2.平成15年4月11日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成15年4月11日付けの手続補正を却下する。 [理由] (1)本件補正により、平成13年8月30日付けの手続補正における特許請求の範囲の請求項1(以下「本件補正前発明」という。)の「システムバスに接続されるメモリシステムにおいて、複数のメモリバンクが接続されたメモリバスと、システムバスとメモリバス間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステム。」は、本件補正後の特許請求の範囲の請求項1(以下「本件補正後発明」という。)の「システムバスに接続されるメモリシステムにおいて、主メモリのメモリバンクに接続されたメモリバスと、前記システムバスとメモリバス間に並列に接続され、前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、個別に動作の指定を行うことができるとともに、それぞれシステムバスに与えられた信号により各々独立して扱うことができる複数のバーチャルアクセスチャネルを有し、前記バーチャルアクセスチャネルは、キャッシュ動作可能な複数の第一のバーチャルアクセスチャネルを含むことを特徴とするメモリシステム。」に補正された。 (2)そこで、本件補正が、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当するか否かを検討する。本件補正は、本件補正前発明を特定するために必要な事項である「複数のメモリバンク」及び「それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、」を、それぞれ、本件補正後発明の「主メモリのメモリバンク」及び「前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、・・・ことができる複数のバーチャルアクセスチャネル」に補正しており、当該補正は本件補正前発明の「メモリバンク」が「複数」あることを削除する補正であり、かつ、「バーチャルアクセスチャネル」が「複数の」メモリバンクにアクセスする手段であるとの限定を削除する補正でもあることから、本件補正後発明の「主メモリのメモリバンク」及び「前記主メモリのメモリバンクにアクセスするメモリアクセス手段として動作し、・・・ことができる複数のバーチャルアクセスチャネル」とする補正は、本件補正前発明を特定するために必要な事項である「複数のメモリバンク」及び「それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、」という構成を限定するものではなく、むしろ、拡張するものであって、特許請求の範囲の減縮を目的とする補正には該当せず、特許法17条の2第4項第2号の規定に違反する。また、上記補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものとも認められない。したがって、本件補正は特許法17条の2第4項の規定に違反するものであり、特許法第159条第1項で準用する特許法第53条第1項の規定により却下されるべきものである。 3.本願発明平成15年4月11日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成13年8月30日付けの手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。「システムバスに接続されるメモリシステムにおいて、複数のメモリバンクが接続されたメモリバスと、システムバスとメモリバス間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルは複数のメモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステム。」 4.刊行物に記載の発明原査定の拒絶の理由に引用された特開平8-180675号公報(以下、刊行物1という。)には、図面とともに以下の事項が記載されている。 (A)「【0015】【発明が解決しようとする課題】本発明の主要な目的は、ページモード動作に於いて複数の行を同時にアクセスすることのできる多重ページメモリ(mｕlｔiｐle ｐage memｏｒｙ)システムを提供することである。【0016】【課題を解決するための手段】本発明によると、ページモード動作に於いて複数の行を同時にアクセスすることのできるメモリシステムが提供される。本発明の多重ページメモリは、複数の内部読み出しレジスタを備えたメモリアレイを含んでおり、実効的なページサイクル時間を改善している。読み出しレジスタも、従来のDRAMに比べてページサイクル時間を改善している。本発明の多重ページメモリは、多重ページメモリアクセスが必要とされるグラフィック応用に於いて非常に効果的である。本発明によるランダムアクセス可能なメモリでは、メモリの他の行にアクセスする他のソースによるメモリアクセスを妨害することなく、様々なソースがページモードでメモリアクセスを続けることができるようにすることによって、大幅に性能が向上している。本発明によるランダムアクセス可能なVRAMによって、グラフィックメモリシステムはより高い性能を発揮することができる。」 (B)「【0017】【発明の実施の形態】本発明のアーキテクチャは、単一のメモリアレイに対して複数の行レジスタを用いてヒット率を向上している。図5は、本発明の多重ページメモリに於ける複数の行レジスタの実現の一例を示している。この例では、メモリ501は、メモリアレイまたはメモリ“コア”503、及び複数のセンスアンプレジスタ502-1乃至502-Mを有しており、これらのセンスアンプの各々はメモリアレイ503内の任意のロケーションからのデータの検出及び格納が可能である。一実施例では、256k×16のDRAMに対して、2つの512×16の行レジスタからなるキャッシュライン502-1及び502-2がある。これらの2つのレジスタは、上述したような従来のインタリーブ法に於けるレジスタのように行アドレスの制限が無く、本発明のこの実施例は、ある程度、ツーウェイセットアソシエーションキャッシュをエミュレートするようになっている。本発明の別の実施例では、4つのキャッシュラインレジスタ502-1乃至502-4を含むようにすることによって、またはメモリを2つのより小さなメモリアレイに分割し、各々がデュアルページレジスタを有するようにすることによって、ある程度、フォーウェイセットアソシエーションキャッシュをエミュレートするようになっている。【0018】図6は、本発明の一実施例のメモリシステム600のブロック図である。簡単のため、そのメモリコントローラ(所望に応じて、CPU、グラフィックコントローラなどの一部として具現し得る)は示されていない。メモリシステム600は、1以上の多重ページメモリ(その様な多重ページメモリの一つは、例えば図6に示されている601である)に接続されたメモリバス611を含んでおり、このメモリバス611は、データ部611Dと、アドレス部611Aと、制御信号部611Cとを含んでいる。複数の多重ページメモリ601の各々は、複数のメモリページ602-1乃至602-jを有しており、これらのメモリページは、他のメモリページに格納されている情報に干渉することなくアクセスされ得る。複数の多重ページメモリ601の各々は、同じ数のメモリページを有している必要はない。メモリ制御信号バス611Cは、j個のセンスアンプレジスタ602-1乃至602-jに対応する複数のRASラインRAS-1乃至RAS-jと、j個の列デコーダ602-1乃至602-jに対応する複数のCASラインCAS-1乃至CAS-jとを含んでおり、各ワードは列アドレス信号によって確定され、CAS信号の適当な一つに応答して適当なセンスアンプレジスタから読み出される。本発明の多重ページアーキテクチャによって、単一のメモリアレイ603に関してj個のセンスアンプレジスタ502-1乃至502-jを含むことによって、ページサイクル内に同時に所望の複数のj個のアドレス行にアクセスすることができる。それによって、異なるメモリページにアクセスする傾向を本質的に有する、メモリにアクセスする複数のソースによって生じるバンド幅の減少の問題が大幅に緩和される。本発明の多重ページメモリ601では、RASプリチャージ時間は、変化していないフレームバッファされた(fｒamebaffeｒed)ページのCASストローブとRASストローブを同時に行うことによって隠すことができる。更に、本発明の多重ページメモリは、より大きな実行ページサイズを有することができるが、それは、一つの行レジスタしか有していない従来のメモリに比べて、使用可能な行レジスタ数がj倍になっているからである。【0019】上述した制御信号に加えて、図6のメモリシステムは1以上の書き込みイネーブル信号を含んでおり、それらの各々はセンスアンプレジスタ602-1乃至602-jの一つに関連しており、そのセンスアンプレジスタに格納されている情報がメモリアレイ603に書き込まれるのを許可する。本発明の一実施例では、複雑さを最小化するため、全センスアンプレジスタ602-1乃至602-jの数jよりも少ない数のセンスアンプレジスタだけが関連する書き込みイネーブル信号を有しており、従ってL個からなるセンスアンプレジスタの部分集合だけがデータをメモリアレイ603に書き込むことができる。一実施例では、最も簡単な場合として、センスアンプレジスタ602-1乃至602-jの一つだけが書き込みイネーブルラインを含んでいる。この分野では良く知られているように、複数のメモリ601がバス511に接続されている場合、任意の与えられた時間にメモリ601の適当な一つがメモリコントローラ(図示せず)からのアドレス信号に応答してイネーブルされるように、適切なアドレスラインがバス611と各メモリ回路601内に含まれている出力イネーブル回路とに含まれる。【0020】本発明の一実施例では、ｐ個のメモリ回路601がメモリシステム600内に含まれ、各メモリ601に対してj個に達するRASラインが用いられている。ここでjはメモリ601の任意の一つに含まれるセンスアンプの最大数である。この例では、RAS信号の数は、ｐ×j個のRAS信号RAS-1-1乃至RAS-ｐ-jを含む。所望に応じて、これらのRAS信号は、より少ないRASラインを必要とするようにエンコードされても良く、その場合は、各メモリに対して適当なRAS制御信号を与えるべくRASラインをデコードするため、集積回路メモリ601の内部または外部のいずれかで用いられる適当なデコード回路が備えられる。別の方法として、同じRAS信号を各メモリ601に加え、アドレスバス611Aに加えられるビットのアドレスの選択された幾つかを通じて、特定メモリの選択をすることもできる。」 (C)「【0022】本発明の一実施例では、本発明の多重ページメモリがダイナミックRAM(DRAM)から形成されている場合、たとえ要求されている時間の間、外部から供給されるリフレッシュ信号が使用可能とならなくても、DRAM内に格納されたデータが損なわれることがないように、従来知られているのと同様な自動リフレッシュ回路を含んでいる。【0023】本発明の一実施例に従うと、今日の典型的な64ビットのアップグレード可能なグラフィックメモリシステムに適したコストパフォーマンスの高い多重ページメモリが提供される。この実施例は、読み出しに対して使用可能な複数のメモリページを含んでいるが、書き込み可能なメモリページは一つしか含んでいない。一実施例では、読み出し可能なメモリページは2つである。256k×16ピットのこの実施例に対する典型的なメモリ構造の例では、9ビット×9ビットのアドレス指定が好ましいが、ゲートの数を少なくするように10ビット×8ビットのアドレス指定も可能である。【0024】図6を参照すると、この実施例に対するインタフェース信号は以下の信号を含んでいる。即ち、RAS-j(j個のメモリページに対する行アドレスストローブ)、CAS-j(j個のメモリページに対する列アドレスストローブ)、WEH(選択されたページの8ビットの上位バイトに対する書き込みイネーブルストローブ)、WEL(選択されたページの8ビットの下位バイトに対する書き込みイネーブルストローブ)、OE-ｐ(メモリシステム内のｐ個の集積回路メモリの選択された一つに対するデータ出力イネーブル)、A[9:0](行及び列アドレスに対する時間多重化されたピン)、D[15:0](16ピットデータバス)を含んでいる。【0025】多重ページメモリ600は、行デコーダ608及び複数の列アドレス指定回路602-1乃至602-jによってアクセスされるメモリアレイ603を含んでいる。従来よく知られているように、行デコーダ608はメモリバス611のアドレス部611Aを介して受信される行アドレス信号に応答する。複数の列アドレス指定回路602-1乃至602-jは、アドレスバス611Aを介して受信され、複数の列アドレスストローブ信号CAS-jの適当な一つによってラッチされる列アドレス信号に対して応答する。列アドレス回路602-1乃至602-jの各々は、メモリアレイ603の選択されたページ内に含まれる複数の列の読み出しができるように十分な回路、即ち、センスアンプ、列デコーダ、及びデータ出力バッファを含んでいる。更に、列アドレス回路602-1乃至602-jの中から選択された1以上の列アドレス回路は、メモリアレイ603へのデータの書き込みを可能とする回路、即ち、データ出力バッファ及び書き込み制御回路も含んでいる。列アドレス回路602-1乃至602-jの各々は、データバス620と、データバス620とメモリバス611との間のデータのバッファリングを行うデータI/Oバッファ621とを介して、メモリバス611のデータ部611Dに接続されている。」 (D)「【0026】図7A、図7B、及び図8は、本発明に従って構成された多重ページメモリの様々な他の幾何的配列(geｏmeｔｒieｓ)を示しており、本発明のフレキシビリィティを表すものである。他の幾何的配列を、本発明に従って採用することも当然可能であり、特定の応用例に於いてそれらに固有の利点を得ることができる。図7Aに示されているように、4メガバイトメモリコアが同じ集積回路内に含まれる2つの2メガバイトメモリコアに分割されている。各メモリコアは、そのメモリコアに関連する複数のセンスアンプレジスタを含んでおり、メモリコアとして同じビット幅を有している。この実施例では、適切なアドレス信号を用いることによって、メモリコアから選択された一つの行全体を一つのセンスアンプレジスタに格納してページモードでアクセスすることができる。図7Bは、本発明の別の幾何的配列を示しており、集積回路内に含まれているメモリコアは、複数のメモリコアに分割されている。各メモリコアは複数のセンスアンプレジスタに関連しており、各センスアンプは、その関連するメモリコアの幅の一部分の幅となっている。従って、例えば、512ビットの幅のメモリコアが、1以上の上位センスアンプレジスタと1以上の下位センスアンプレジスタとを含む複数のセンスアンプレジスタと関連し、各センスアンプレジスタが256ビットの幅となるようにしてもよい。この実施例は、与えられた幅のセンスアンプレジスタの物理的なサイズが、同数のビットからなるメモリコア行よりも大きいという利点を有している。従って、この実施例では、集積回路へのメモリコアとセンスアンプレジスタの配置がより容易になっている。この実施例では、行の一部の幅を有する複数のセンスアンプレジスタが、例えば、行の半分の幅のアンプ構成の場合は上位チャネルと下位チャネルというように、異なるチャネルとして参照される。【0027】図8は、本発明に従って構成された多重ページメモリの一般的な幾何的配列を示している。単一の集積回路が複数のメモリコアから形成されており、それらの各々が関連するN個に達する複数のセンスアンプレジスタを有している。図7Bを参照して既に上述したように、所望に応じて、これらのN個のセンスアンプレジスタの内の幾つかまたはそれらの全てが、行の一部の幅を有するようにすることができる。与えられたメモリサイズに対してメモリコアの数を増やすことによって、細かさが増し、与えられたメモリサイズに対して使用可能なページの数が増加する。」 (E)「【0033】図12は、複数の多重ページレジスタを備えた多重ページメモリのブロック図である。主メモリコアは、より小さなコア1103-1乃至1103-nに分割されている。各メモリコアに関連して1133-1及び1134-1のような複数のページレジスタがある。本発明の一実施例では、4つのメモリアレイ1103-1乃至1103-4がある。各メモリアレイの大きさは256×256×16であり、各ページレジスタ1133及び1134は256×16のサイズとなっており、この実施例に対して、従来のDRAMの8倍である8×256×16の大きさのキャッシュサイズを提供している。当然、理解されるように、本発明では、ページレジスタ1133、1134の数は任意で良く、同様に、任意の数のメモリアレイ1103を用いることができる。また、ページレジスタの幾つかまたは全ては、それらの対応するメモリアレイの一部の幅とすることができる。【0034】図12の実施例へのアクセスは、既に説明したのと非常によく似ている。RAS信号を用いて行アドレスをストローブし、そしてCAS信号を用いて列アドレスをストローブする。ページレジスタ転送サイクルとページレジスタ読み出しサイクルの、2つのタイプのページレジスタ読み出しサイクルが有る。【0035】レジスタ転送サイクルは、非アクティブ状態ののWEを伴うRASの下降エッジによって開始される。行アドレスが用いられて、チャネル選択信号CHSELによって選択されたページレジスタの一つにロードされるメモリコア内の行が選択される。CHSEL信号は、例えば、読み出されるメモリアレイに関連するページレジスタの内、最も非アクティブな期間の長いものというような任意の望まれる基準に従ってコントローラ(図示せず)により提供される。選択されたページレジスタが、前に有効だったデータを含んでいる場合、それは上書きされる。図13を参照して後に説明するように、ページレジスタの使用を管理するのはコントローラの役目である。【0036】レジスタ読み出しサイクルはページCASサイクルと非常によく似ているが、RASは気にせず、CHSEL及び列アドレスのMSBを用いて、どの読み出しレジスタから読み出しをするかを選択する点が異なる。【0037】書き込みサイクルの間、データは上述したのと同様に、ページレジスタからメモリコアに転送される。一実施例では、ページレジスタは、メモリコアに対する整合性を維持するように自動的に更新されないが、書き込み行アドレスがページレジスタの一つに対する行アドレスに一致した場合、コントローラがそのページレジスタに更新された行をロードする役割を果たす。【0038】図13は、図12の実施例と共に使用するのに適したメモリコントローラの一実施例を示している。図12の実施例が、4つのメモリアレイ1103-1乃至1103-4を含み、それらの各々が関連する2つのページレジスタを含んでいる場合、メモリコントローラは、4つのエントリ(即ち、4つのメモリアレイ)を備えたツーウェイセットアソシエーションキャッシュ(即ち、1メモリアレイにつき2つのページレジスタ)として実現される。タグメモリ1201は、Q行のエントリを含み、それらの行の各々はN個の列を含んでいる。ここでNはメモリアレイ毎のページレジスタの数であり、Qはメモリアレイの数である。示されている例では、タグメモリ1201は4つの行を含んでおり、各行は4つのメモリアレイ1103-1乃至1103-4の一つに関連している。更に、各行は2つのエントリを含み、それぞれ各メモリアレイに関連する2つのページレジスタの一つに関連している。行アドレスタグのセットは、メモリアクセスが行レジスタをヒットしたかどうかを判定するべく更新される。タグメモリ1201内の与えられた行のエントリに対して、行アドレスは、関連するメモリアレイに対する読み出し及び書き込みサイクルの両方に於いて比較される。書き込みサイクルでは、行アドレスの一つがタグと一致(“タグヒット”)すると、読み出しレジスタは、非アクティブ状態のWEを伴うRASの下降エッジに於いて再ロードされる。逆に、タグ“ミス”のときは、WEはRASの下降エッジに於いてアクティブである。読み出しサイクルでは、タグヒットに応答したレジスタの再ロードは必要とされないが、タグミスの場合、対応するメモリアレイからその読み出しレジスタにデータがロードされる。」以上(A)から(E)の記載によれば、刊行物1には、下記の発明(以下、「刊行物1に記載された発明」という。)が記載されている。バス(1111D)に接続される多重ページメモリにおいて、複数のメモリアレイ(1103-1～4)と、前記各メモリアレイ毎に前記バスと各メモリアレイ間に並列に接続されている複数のページレジスタ(1133、1134)を有し、それぞれのページレジスタはチャネル選択信号(CHSEL)により選択され、他のページレジスタに格納されている情報に干渉することなくアクセスされ得るものである多重ページメモリ。また、原査定の拒絶の理由に引用された特開平7-262083号公報(以下、刊行物2という。)には、図面とともに以下の事項が記載されている。 (F)「【0024】上記を背景に、本発明は下記を目的とする。本発明の目的は、ROWアドレスとCOLUMNアドレスとによってアクセスされるメモリセルと、ROWアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子において、ROW対応のデータバッファとメモリセルへのアクセスが混在する場合でも効率のよいアクセスを可能にすることである。【0025】本発明の他の目的は、ROWアドレスとCOLUMNアドレスとによって独立にアクセス可能な複数個のメモリセルを有し、外部とのインタフェ-スをパイプライン化して処理する同期型インタフェ-スを備える同期型記憶素子に於いて、指定されたデータを高速にアクセス(読み出し、書き込み)可能にすることである。【0026】本発明の次に他の目的は、ROWアドレスとCOLUMNアドレスとによってアクセスされるメモリセルと、ROWアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子へのアクセスにおいて、ベクトル変数のアクセスとスカラ変数のアクセスが混在する、即ち、アクセスするアドレスの特性が異なる場合でも効率的なアクセスを可能にすることである。【0027】本発明の次に他の目的は、ROWアドレスとCOLUMNアドレスとによってアクセスされるメモリセルと、ROWアドレスで読み出されたデータの一部又は全部を一旦保持するデータバッファを複数面有する記憶素子を介し、複数のプロセッサが相互に効率的にデータを授受可能とすることである。」 (G)「【0038】また複数バンクを備えた同期型インタフェ-スのシンクロナスDRAMでは、複数のバンク間でROW対応デ-タバッファを共有する。ROW対応デ-タバッファの制御は、RAM内が1バンクで構成される場合と同様である。ROW対応デ-タバッファには、複数バンクからの読みだしデ-タパスと、複数バンクへの書込パスを備えており、これにより共有するROW対応デ-タバッファを用いたメモリセルアクセスをバイパスした高速アクセスを実現する。」 (H)「【0039】【実施例】図1に本発明を適用したRAMの構成を示す。本RAMは、メモリセル群1、メモリセル群に対して、ROWに対応した複数面のデータバッファ50～53、複数のデータバッファからのデータをデータバッファ番号情報にしたがって選択する回路54、データバッファの内容をメモリセルに書き戻す場合のデータの選択回路30、ｒｏｗ_addｒeｓｓデコーダ47、cｏlｕmn_addｒeｓｓデコ-ダ46,45、ｒｏｗ_addｒeｓｓ用レジスタ10、cｏlｕmn_addｒeｓｓ用レジスタ11/12、書込みデータ用レジスタ13/14、データバッファ番号用レジスタ15/16、読出しデータレジスタ17、及び各レジスタへのセット信号/選択回路へのセレクト指示信号を発生させる制御回路20から構成される。【0040】図1で示されるRAMのREAD/WRITEに関する動作のバリエーションは、READが 1)データバッファへの登録を行わないメモリセルからの読出し、 2)データバッファへの登録を行うメモリセルからの読出し、 3)データバッファからの読出しであり、 WRITEは、 1)データバッファに無関係なメモリセルへの書込み、 2)データバッファの内容のメモリセルへの書き戻し、 3)データバッファ上のデータの更新、 4)メモリセルへの書込み及びデ-タバッファへの登録、の各動作が規定される。各々の動作タイムチャートをRAMのインタフェース信号で表現したのが図5および図6である。図5は読み出し(READ)の場合であり、図6は書込み(ERITE)の場合である。以下タイムチャートを基に、図1に示される本発明を適用したRAMの動作を説明する。初めに図5(1)から図5(3)を用いて、READ動作を説明する。【0041】図5(1)データバッファへの登録を行わないメモリセルからの読出し動作(以下、第1のREAD動作と称する。) まずCS(chiｐｓelecｔ)/RAS(ｒｏｗ addｒeｓｓｓｔｒｏbe)信号から生成されたセット信号20aによって、アドレスをROWアドレスレジスタ10に取り込む。取り込まれたROWアドレスは、ROW側のデコーダ47によってデコードされ、このデコードされた値により、メモリセルからROWデータを読出す起動が行なわれる。【0042】一方、CS/CAS信号から生成されたセット信号20bによって、アドレスをメモリセルアクセス用のCOL(cｏlｕmn)アドレスレジスタ11に取り込む。取り込まれたCOLアドレスはデコーダ46によってデコードされ、メモリセルの下流にある選択回路56に供給される。【0043】選択回路56では、読み出されたROWデータがデコードされたCOLアドレスによって検索され、読出しデータが決定する。決定された読出しデータは、データバッファ群からの出力と選択回路56からの出力を選択する選択回路55を経て、読出しデータレジスタ17にセットされ、その後、RAM外に出力される。なお、選択回路55の選択指示信号20kは、CS/RASを伴うRAMアクセスであったことを条件に、選択回路56の出力を選択するよう制御回路20で生成される。これで、第1のREAD動作(メモリセルへのアクセスケース/データバッファへの登録なし)が終了する。【0044】図5(2)データバッファへの登録を行うメモリセルからの読出し動作(以下、第2のREAD動作と称する。) 第1のREAD動作と同様に読出しデータがメモリセルから読み出される。第1のREAD動作と異なるのは、CAS(cｏlｕmn addｒeｓｓｓｔｒｏbe)と同時に指定されたDBA(Daｔa bｕffeｒ acceｓｓ)及びBNO(bｕffeｒ nｕmbeｒ:データバッファ番号を指定した情報)によって、データバッファ群の50～53のBNOで指定されたバッファ位置に1ROW分のデータを格納することにある。【0045】BNO情報は、CS/CAS信号から制御回路20により生成されたセット信号20bによって、メモリセルアクセス用のBNOレジスタ15に取り込まれる。取り込まれた情報は、メモリセル1から読出したデータをデータバッファ群50～53のどの位置に格納するかを指示する。また、CS/CAS/DBA信号から制御回路20により生成されたセット指示信号20gにより、読出しデータと書込み時のデータとのいずれかを選択する選択回路40～43に対し、読出しデータを選択するように指示する。【0046】以上より、メモリセル1から読み出されたデータは、選択回路40～43を介してデータバッファ50～53に格納される。尚、これと並列に選択回路56/55を経由してRAM外に読出しデータが出力されるが、この動作は第1のREAD動作と同じである。これで第2のREAD動作(メモリへのアクセスケース/データバッファへの登録有り)が終了する。【0047】図5(3)データバッファからの読出し動作(以下、第3のREAD動作と称する。) 第3のREAD(データバッファへのアクセスケース)動作は、CS/RASの発行をせずに直接CS/CAS/DBA信号がRAMに供給されることで開始される。この場合、CS/CAS信号により、アドレス信号がデータバッファアクセス用のCOLアドレスレジスタ12に取り込まれ、BNO信号がデータバッファアクセス用のBNOレジスタ16に取り込まれる。COLアドレスレジスタ12に取り込まれたアドレスはコラムアドレスデコーダ45によりデコードされ、データバッファ50～53に供給される。また、BNOレジスタ16に取り込まれた情報が、データバッファ出力の選択回路54に供給される。この結果、データバッファ50～53からCOLアドレスレジスタ12の出力によって絞られたデータが、選択回路54を介して切り出され、読出しデータレジスタ17にセットされる。ここでレジスタ17へのセット信号20hは、CS/CAS信号によって制御回路20で生成され指示される。これで、第3のREAD動作(データバッファへのアクセスケース)が終了する。【0048】次に図6(1)から図6(4)を用いて、書込み動作について説明する。【0049】図6(1)データバッファに無関係なメモリセルへの書込み動作(以下、第1のWRITE動作と称する。) 第1のWRITE(メモリセルへのアクセスケース/データバッファの書き戻し無し)動作では、まずCS/RAS信号から生成されたセット信号20aによって、アドレスをROWアドレスレジスタ10に取り込む。ここで取り込まれたROWアドレスは、ROW側のデコーダ47を介してメモリセル1に供給され、メモリセル1に対し、選択回路30から供給される書込みデータを当該ROWアドレスで指定されるメモリセルへ書込む動作を、起動する。【0050】続いて、CS/CAS信号から生成されたセット信号20bによって、アドレスをメモリセルアクセス用のCOLアドレスレジスタ11に取り込む。取り込まれたCOLアドレスはデコーダ46を介してメモリセル1に供給される。【0051】また、アドレスをメモリセルアクセス用のCOLアドレスレジスタ11に取り込むのと同時に、セット信号20bによって、メモリセルアクセス用書込みデータレジスタ13に書込みデータが取り込まれる。取り込まれた書込みデータは、選択回路30を経由してメモリセルに供給される。ここで、選択回路30は、データレジスタ13からの書込みデータか、又は、選択回路55からの書き込みデータかを選択する回路であり、CS/CAS/DBA信号から制御回路20により生成される選択指示信号20dによって制御される。この場合、データレジスタ13からの書込みデータが選択される。【0052】その後、メモリセル1への書込み指示が、WE(WRITE ENABLE)信号から制御回路20から生成され、書込み指示信号20fとしてメモリセル1へ供給され、第1のWRITE動作が終了する。【0053】図6(2)データバッファの内容のメモリセルへの書き戻し動作(以下、第2のWRITE動作と称する。) 第2のWRITE(メモリセルへのアクセスケース/データバッファを書き戻す)動作は、第1のWRITE動作と同様に書込みの動作が進められる。但し、第1のWRITE動作と異なるのは、メモリセルへの書込みデータはデータバッファ群の中の一つのデータを書込むことにある。このために、COLアドレスをレジスタ11に取り込むのと同タイミングで、BNO情報をメモリセルアクセス用のBNOレジスタ15に取り込む。この取り込んだ情報を、データバッファ群からの選択回路54に供給して、指定されたデータバッファのデータが、選択回路55を経由して書込みデータ選択回路30に供給され、その出力データがメモリセルに提供されて書込まれる。これで、第2のWRITEが終了する。【0054】図6(3)データバッファ上のデータの更新動作(以下、第3のWRITE動作と称する。) 第3のWRITE(データバッファへのアクセスケース)は、デ-タバッファに登録されているデ-タの更新を行う動作である。第3のWRITE動作は、CS/RASがRAMに対して発行されずに、直接CS/CAS/DBA信号がRAMに供給されることで開始する。この場合、CS/CAS信号により、アドレス信号がデータバッファアクセス用のCOLアドレスレジスタ12に取り込まれ、BNO信号がデータバッファアクセス用のBNOレジスタ16に取り込まれる。また、これと同時に更新情報がデータバッファアクセス用書込みデータレジスタ14に取り込まれる。【0055】この第3のWRITE動作では、BNOレジスタ16が示すデータバッファの、COLアドレスレジスタ12が示すビット位置のデータを、書込みデータバッファ14の内容で置き換える。この場合、データバッファ50～53の上段にある選択回路40～43に対しては、CS/CAS/DBA信号から生成した選択指示信号20eが供給され、データバッファの更新はDBA/WEから生成された書込み指示信号20gによって行われる。これで、第3のWRITE動作が終了する。【0056】図6(4)メモリセルへの書込み及びデ-タバッファへの登録動作(以下、第4のWRITE動作と称する。) 第4のWRITE動作は、メモリセルへの書込時(更新)と同時に当該1ROW分の書込みデ-タをデ-タバッファに登録する動作である。メモリセル1への書込までは、第1のWRITEと同様に動作することで行なわれる。CS/CAS/WEがRAMに供給されたあとに、RAS/CASを伴わないCS/DBAの指示により、この時に指定されたBNOが示すデ-タバッファにデ-タが取り込まれる。BNO情報は、CS/DBA信号から生成されたセット信号20bによって、メモリアクセス用のBNOレジスタ15に取り込まれる。取り込まれた情報は、デ-タバッファ群50～53のどの位置に格納するかを指示するために使用され、CS/DBA信号から生成されたセット信号20gにて読みだしデ-タが選択回路40～43を経由してデ-タバッファ50～53に格納される。これで第4のWRITE動作が終了する。」 (I)「【0071】図10には、複数個のバンクをチップ内に内蔵したシンクロナスDRAMに本発明を適用した場合の構成を示す。メモリセル1A,1Bに対応したcｏlｕmn-addｒeｓｓレジスタ11A,11B、ｒｏｗ-addｒeｓｓレジスタ10A,10B、書込デ-タ用レジスタ13A,13B、ｒｏｗ-addｒeｓｓデコ-ダ47A,47B、cｏlｕmn-addｒeｓｓデコ-ダ46A,46B、ROW対応のデ-タバッファと書込デ-タ用レジスタからのデ-タを選択する選択回路30A,30Bと、メモリセルから読みだしたデ-タをカラムアドレスで絞り込むための選択回路56A,56Bは図1の各々の機構に対応して、各メモリセル対応に備えている。これは、各メモリセルが独立に動作できる必要があるからである。【0072】一方、ROW対応のデ-タバッファ50～53は、複数のバンク間で共用する。従って、デ-タバッファ50～53、複数のデ-タバッファからのデ-タをデ-タバッファ番号に従って選択する回路54、デ-タバッファアクセス用のcｏlｕmn-addｒeｓｓレジスタ12及びデコ-ダ45、デ-タバッファ更新用デ-タレジスタ14、バッファ番号レジスタ15,16、デ-タバッファへのデ-タ選択回路40～43、メモリセルとデ-タバッファからのデ-タを選択する回路55、及び読みだしデ-タレジスタ17は、複数バンク間で共用する。【0073】図1に示したRAMと異なるのは、RAMインタフェ-スとして、CSによる動作起動時に「BKN」によりメモリセル1Aと1Bの何れを選択するかを指示する機構を備えており、この情報を基にA系のバンクをアクセスするか、B系のバンクをアクセスするかを決定して、制御回路20からの制御信号を送出する。これで、バンク間でROW対応のデ-タバッファを共用することができ、従来のシンクロナスDRAMに対して論理回路量の増加を最小限に押さえて、本発明を適用することができる。」上記の(F)から(I)の記載によれば、刊行物2には、メモリセル1A及び1Bすなわち複数個のバンクと、前記各バンクからROWアドレスで読み出されたデータを一旦保持する複数面のROW対応データバッファ50～53を備え、使用する前記データバッファをバッファ番号指定情報BNOにより指定可能である記憶素子において、前記データバッファを複数のバンク間で共用することが開示されている。 5.対比・判断本願発明と刊行物1に記載された発明とを対比する。刊行物1に記載された発明における「バス」、「多重ページメモリ」、「メモリアレイ」は、それぞれ本願発明における「システムバス」、「メモリシステム」、「メモリバンク」に相当する。刊行物1に記載された発明における「ページレジスタ」は、上記(E)の記載から見て、それに接続されているメモリアレイ内の、行アドレスによって指定された行のデータがロードされるキャッシュとして動作するものであるから、それに接続されているメモリアレイにアクセスするためのメモリアクセス手段を提供するものであり、この点で本願発明における「バーチャルアクセスチャネル」に対応する。上記(B)の【0018】には、「メモリシステム600は、1以上の多重ページメモリ(その様な多重ページメモリの一つは、例えば図6に示されている601である)に接続されたメモリバス611を含んでおり、このメモリバス611は、データ部611Dと、アドレス部611Aと、制御信号部611Cとを含んでいる。」と記載されており、刊行物1に記載された発明における「チャネル選択信号」は制御信号の一つであると認められるから、前記「チャネル選択信号」は「バス」を通して与えられるものであると認められる。よって、刊行物1に記載された発明における「チャネル選択信号」は、本願発明における「システムバスに与えられた信号」に対応する。刊行物1に記載された発明における「ページレジスタ」が、バスを通して与えられるチャネル選択信号によって選択され、他のページレジスタに格納されている情報に干渉することなくアクセスされ得るものであることは、本願発明における「バーチャルアクセスチャネル」が、「システムバスに与えられた信号により各々独立に扱うことが可能である」ことに対応する。したがって、本願発明と刊行物1に記載された発明とは、システムバスに接続されるメモリシステムにおいて、複数のメモリバンクと、システムバスと各メモリバンク間に並列に接続されている複数のバーチャルアクセスチャネルを有し、それぞれのバーチャルアクセスチャネルはそれに接続されている各メモリバンクにアクセスするためのメモリアクセス手段を提供し、それぞれのバーチャルアクセスチャネルはシステムバスに与えられた信号により各々独立に扱うことが可能であることを特徴とするメモリシステムである点で一致し、次の点で相違する。 [相違点] 本願発明における「バーチャルアクセスチャネル」は、複数のメモリバンクが接続されたメモリバスとシステムバスとの間に並列に接続されることにより、複数のメモリバンクにアクセスできるものであるのに対し、刊行物1に記載された発明における「ページレジスタ」は、各メモリアレイ毎に各メモリアレイとバスとの間に並列に接続されているものであり、接続されたメモリアレイ以外にはアクセス不可能である点。上記相違点について検討するに、刊行物2には、本願発明における複数のバーチャルアクセスチャネルに相当する複数のROW対応データバッファを複数のメモリバンク間で共用すること、すなわち、複数のバーチャルアクセスチャネルそれぞれを複数のメモリバンクにアクセスできるようにする技術思想が開示されている。刊行物2の図10によれば、メモリセル1A、1Bはそれぞれ、ROW対応データバッファ50～53の各々に接続するための独立したバスを有しており、1本のバスにメモリセル1A、1B、データバッファ50～53が接続されてはいないが、n個のモジュールのそれぞれがm個のモジュールと情報交換できるようにするための接続構造として、1本のバスにn個のモジュールとm個のモジュールを接続するバス構造は周知であって、複数のメモリバンクとバーチャルアクセスチャネルとを前記各バーチャルアクセスチャネルが前記複数のメモリバンクにアクセス可能なように接続する際に、刊行物2に記載された発明のように各メモリバンクと各バーチャルアクセスチャネルを独立したバスで接続するか、全メモリバンクと全バーチャルアクセスチャネルを共通の1本のバスに接続するかは設計的事項に過ぎない。よって、刊行物1に記載された発明において、複数のメモリアレイと複数のページレジスタを共通の1本のバスに接続し、各ページレジスタが複数のメモリアレイにアクセスできるようにすることは、刊行物2に記載された発明に基いて、当業者が容易になし得たことである。したがって、上記相違点は格別なものとは認められない。そして、本願発明の構成によってもたらされる効果も、刊行物1及び2に記載された発明から、当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。なお、仮に、上記2.で却下された平成15年4月11日付けの手続補正を認めたとしても、本件補正後発明に追加された、バーチャルアクセスチャネルが「個別に動作の指定を行うことができる」点、及び「キャッシュ動作可能な複数の第一のバーチャルアクセスチャネルを含む」点は、それぞれ刊行物1の【0034】に開示された、チャネル選択信号CHSELによってメモリアレイのデータがロードされるページレジスタを選択すること、及び刊行物1の【0033】に開示された、ページレジスタがメモリアレイのキャッシュを提供することに対応するものであると認められることから、本件補正後発明も、刊行物1及び2に記載された発明に基いて、当業者が容易に発明することができたものである。 6.むすび以上のとおり、本願発明は、刊行物1及び2に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。よって、結論のとおり審決する。
審理終結日	2004-10-27
結審通知日	2004-11-04
審決日	2004-11-16
出願番号	特願平9-315009
審決分類	P 1 8・ 572- Z (G06F) P 1 8・ 121- Z (G06F)
最終処分	不成立
前審関与審査官	多賀実
特許庁審判長	川名幹夫
特許庁審判官	山中実松浦功
発明の名称	バーチャルチャネルメモリシステム
代理人	後藤洋介
代理人	池田憲保
代理人	後藤洋介
代理人	池田憲保

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