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審決分類 審判 一部申し立て 2項進歩性  G11C
管理番号 1113053
異議申立番号 異議2001-71524  
総通号数 64 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1993-08-20 
種別 異議の決定 
異議申立日 2001-05-25 
確定日 2005-03-08 
異議申立件数
事件の表示 特許第3112047号「半導体集積回路」の請求項1ないし17、26ないし37に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 特許第3112047号の請求項1ないし17、26ないし37に係る特許を取り消す。 
理由 1.手続の経緯
本件特許第3112047号の請求項1乃至17、26乃至37に係る発明は、特願平3-292688号(平成3年11月8日出願)を先の出願として国内優先出願され(平成4年11月4日出願)、平成12年9月22日に設定登録され、その後、日本電信電話株式会社より特許異議の申立がなされ、それにより取消理由通知がなされ、指定期間内である平成13年11月9日付けで特許異議意見書が提出されたものである。

2.本件発明
本件特許第3112047号の請求項1乃至17、26乃至37に係る発明はその特許明細書の記載からみて、その特許請求の範囲の請求項1乃至17、26乃至37に記載されたとおりの次のものと認める。
「【請求項1】
第1電位点と上記第1電位点よりも低電位である第2電位点との間にソース・ドレイン経路を有する第1MOSトランジスタを含む電子回路と、
上記第1電位点よりも高電位である第3電位点と上記第1電位点との間にソース・ドレイン経路を有する第2MOSトランジスタとを有し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限するものであって、 上記第2MOSトランジスタをpチャネルMOSトランジスタとすることを特徴とする半導体集積回路。
【請求項2】
上記サブスレッショルド電流は、上記第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れることを特徴とする請求項1記載の半導体集積回路。
【請求項3】
上記第2MOSトランジスタのしきい値電圧の絶対値は、上記第1MOSトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項1または2記載の半導体集積回路。
【請求項4】
第1電位点と上記第1電位点よりも低電位である第2電位点との間にソース・ドレイン経路を有する第1MOSトランジスタを含む電子回路と、
上記第2電位点よりも低電位である第3電位点と上記第2電位点との間にソース・ドレイン経路を有する第2MOSトランジスタとを有し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限するものであって、
上記第2MOSトランジスタをnチャネルMOSトランジスタとすることを特徴とする半導体集積回路。
【請求項5】
上記サブスレッショルド電流は、上記第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れることを特徴とする請求項4記載の半導体集積回路。
【請求項6】
上記第2MOSトランジスタのしきい値電圧の絶対値は、上記第1MOSトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項4または5記載の半導体集積回路。
【請求項7】
上記電子回路はCMOS回路であることを請求項1乃至6のいずれかに記載の半導体集積回路。
【請求項8】
複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、上記電子回路は上記複数のワード線を選択するワードドライバ回路を構成することを特徴とする請求項1乃至請求項7の何れかに記載の半導体集積回路。
【請求項9】
第1電位点と第2電位点との間にソース・ドレイン経路を有し、ソースが上記第1電位点に接続されたpチャネル型の第1MOSトランジスタと、
上記第1電位点と上記第2電位点との間にソース・ドレイン経路を有し、上記第1MOSトランジスタと直列接続されたnチャネル型の第2MOSトランジスタと、
第3電位点と上記第1電位点との間にソース・ドレイン経路を有し、ソースが上記第3電位点に接続された第3MOSトランジスタとを有し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限するものであって、
上記第1MOSトランジスタの導電型と上記第3MOSトランジスタの導電型とを等しくすることを特徴とする半導体集積回路。
【請求項10】
上記サブスレッショルド電流は、上記第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れることを特徴とする請求項9記載の半導体集積回路。
【請求項11】
上記第3MOSトランジスタのしきい値電圧の絶対値は、上記第1MOSトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項9または10記載の半導体集積回路。
【請求項12】
第1電位点と第2電位点との間にソース・ドレイン経路を有するpチャネル型の第1MOSトランジスタと、
上記第1電位点と上記第2電位点との間にソース・ドレイン経路を有し、上記第1MOSトランジスタと直列接続され、ソースが上記第2電位点に接続されたnチャネル型の第2MOSトランジスタと、
第3電位点と上記第2電位点との間にソース・ドレイン経路を有し、ソースが上記第3電位点に接続された第3MOSトランジスタとを有し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第2MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第2MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限するものであって、
上記第2MOSトランジスタの導電型と上記第3MOSトランジスタの導電型とを等しくすることを特徴とする半導体集積回路。
【請求項13】
上記サブスレッショルド電流は、上記第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れることを特徴とする請求項12記載の半導体集積回路。
【請求項14】
上記第3MOSトランジスタのしきい値電圧の絶対値は、上記第1MOSトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項12または13記載の半導体集積回路。
【請求項15】
第1電位点と第2電位点との間に、それぞれのソース・ドレイン経路を有する第1導電型の第1MOSトランジスタと第2導電型の第2MOSトランジスタとを具備するMOS回路を複数有し、
上記第1MOSトランジスタのソースは上記第1電位点に接続され、
上記第1MOSトランジスタのソース・ドレイン経路と第2MOSトランジスタのソース・ドレイン経路は直列に接続され、
第3電位点と上記第1電位点との間にソース・ドレイン経路を有し、ソースが上記第3電位点に接続された第3MOSトランジスタを具備し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限するものであって、
上記第3MOSトランジスタのゲート幅は各上記MOS回路に含まれる上記第1MOSトランジスタのゲート幅の総和よりも小さいことを特徴とする半導体集積回路。
【請求項16】
上記第3MOSトランジスタのゲート幅は上記第1MOSトランジスタのゲート幅一つ分よりは大きいことを特徴とする請求項15に記載の半導体集積回路。
【請求項17】
第1電位点と第2電位点との間に、それぞれのソース・ドレイン経路を有する複数の第1MOSトランジスタを有し、
上記第1MOSトランジスタのソースはそれぞれ上記第1電位点に接続され、
第3電位点と上記第1電位点との間にソース・ドレイン経路を有し、ソースが上記第3電位点に接続された第2MOSトランジスタを具備し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限するものであって、
上記第2MOSトランジスタのゲート幅は各上記第1MOSトランジスタのゲート幅の総和よりも小さいことを特徴とする半導体集積回路。
【請求項26】
第1導電型の第1MOSトランジスタと、
共通の第1の電源端子と共通の第2の電源端子を有する一つ以上のMOS回路を具備し、
上記第1導電型の第1MOSトランジスタのゲートは制御信号で制御され、
上記第1導電型の第1MOSトランジスタのソースは第1の動作電位に電気的に接続され、
上記第1導電型の第1MOSトランジスタのドレインは上記第1の電源端子と電気的に接続され、
上記第2の電源端子は第2の動作電位に電気的に接続され、
すべての上記MOS回路に含まれるそのソースが電気的に上記第1の電源端子に接続されたすべての第1導電型の第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、上記第1の動作電位からすべての上記MOS回路の上記第1導電型の第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を所定のサブスレッショルド電流の値に制限するものであって、
上記所定のサブスレッショルド電流は、上記第1導電型の第1MOSトランジスタのゲート-ソース間に上記第1導電型の第1MOSトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加された場合に、上記第1の動作電位から上記第1導電型の第1MOSトランジスタのソース-ドレイン経路を通って上記第1の電源端子に流れるサブスレッショルド電流であることを特徴とする半導体集積回路。
【請求項27】
上記第1導電型の第1MOSトランジスタのゲート-ソース間に上記第1導電型の第1MOSトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加され、かつ上記すべてのMOS回路の上記第1の電源端子と上記第2の電源端子が短絡された場合に、上記第1の動作電位から上記第1導電型の第1MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を第1のサブスレッショルド電流とし、
すべての上記MOS回路に含まれるそのソースが電気的に上記第1の電源端子に接続されたすべての第1導電型の第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加され、かつ上記第1導電型の第1MOSトランジスタのソース-ドレイン間が短絡された場合に、上記第1の動作電位からすべての上記MOS回路の上記第1導電型の第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を第2のサブスレッショルド電流とし、
上記第1導電型の第1MOSトランジスタのデバイスパラメータは、上記第1のサブスレッショルド電流が上記第2のサブスレッショルド電流よりも小さくなるように設定されていることを特徴とする請求項26記載の半導体集積回路。
【請求項28】
上記MOS回路はCMOS回路で有ることを特徴とする請求項26または27記載の半導体集積回路。
【請求項29】
上記MOS回路の第1導電型の第2MOSトランジスタは上記MOS回路に含まれる第2導電型のMOSトランジスタとCMOSインバータ回路を構成することを特徴とする請求項26に記載の半導体集積回路。
【請求項30】
上記第1導電型の第1MOSトランジスタのしきい値電圧の絶対値は上記MOS回路に含まれる上記第1導電型の第2MOSトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項26乃至請求項29のいずれかに記載の半導体集積回路。
【請求項31】
上記第1導電型の第1MOSトランジスタのゲート幅は上記MOS回路に含まれる全上記第1導電型のMOSトランジスタのゲート幅の総和よりも小さいことを特徴とする請求項26乃至請求項30のいずれかに記載の半導体集積回路。
【請求項32】
上記第1導電型の第1MOSトランジスタのゲート長は上記MOS回路に含まれる上記第1導電型のMOSトランジスタのゲート長よりも大きいことを特徴とする請求項26乃至請求項31のいずれかに記載の半導体集積回路。
【請求項33】
上記第1導電型の第1MOSトランジスタのゲート絶縁膜厚は上記MOS回路に含まれる上記第1導電型のMOSトランジスタのゲート絶縁膜厚よりも大きいことを特徴とする請求項26乃至請求項32のいずれかに記載の半導体集積回路。
【請求項34】
複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、上記複数のCMOS回路は上記複数のワード線を選択するワードドライバ回路を構成することを特徴とする請求項26乃至請求項33のいずれかに記載の半導体集積回路。
【請求項35】
バイポーラトランジスタと、共通の第1の電源端子と第2の電源端子を持つ複数のCMOS回路とを具備し、上記バイポーラトランジスタのエミッタは第1の動作電位に電気的に接続され、上記バイポーラトランジスタのベースは制御信号で制御され、
上記バイポーラトランジスタのコレクタは上記第1の電源端子に接続され、
上記第2の電源端子は第2の動作電位に電気的に接続され、
上記バイポーラトランジスタのベース-エミッタ間にベース-エミッタ順電圧よりも小さい電圧の上記制御信号が印加され、
かつ上記複数のCMOS回路の上記第1の電源端子と上記第2の電源端子が短絡された場合に、
上記バイポーラトランジスタのエミッタ-コレクタ経路を通って流れるリーク電流が、
上記複数のCMOS回路に含まれるそのソースが上記第1の電源端子に電気的に接続される複数の第1導電型の第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加され、
かつ上記バイポーラトランジスタの上記ソースと上記ドレインが短絡された場合に、上記第1の動作電位から上記複数のCMOS回路の上記複数の第1導電型の第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流よりも小さいように上記バイポーラトランジスタのデバイスパラメータは設定されていることを特徴とする半導体集積回路。
【請求項36】
上記バイポーラトランジスタがpnp型であるとき、第1導電型がpチャネル、第2導電型がnチャネルであることを特徴とする請求項35に記載の半導体集積回路。
【請求項37】
上記バイポーラトランジスタがnpn型であるとき、第1導電型がnチャネル、第2導電型がpチャネルであることを特徴とする請求項35に記載の半導体集積回路。」

3.引用刊行物記載の発明
先の取消理由通知において引用した以下の刊行物1〜6には、それぞれ下記にあるような記載がある。
刊行物1:特開昭60-48525号公報
刊行物2:特開昭63-120522号公報
刊行物3:「サブミクロンデバイスI」、小柳光正、丸善株式会社、
1987年、第95頁〜第107頁
刊行物4:「CMOS超LSIの設計」、菅野卓雄、培風館、1989年、
第80頁〜第81頁、第194頁〜第195頁
刊行物5:特開昭57-81728号公報
刊行物6:「Physics of Semiconductor Devices」、S.M.Sze、
JOHN WILEY & SONS,Inc、第486頁〜第487頁

(刊行物1に記載された発明)
上記刊行物1には、第1頁右下欄第3行〜第5行に「本発明はマイロコンピュータに関し、特にCMOS型で1チップに構成され、スタンバイ機能を有するマイクロコンピュータに関する」、第2頁左上欄第6行〜第10行に「集積度を上げるために素子の縮小(チャンネル長を短くする)を行うと、トランジスタの電流オフ特性が悪くなり、チャンネルでのリ一ク電流が増加し、スタンバイ状態時の低消費電力化が困難になる」との記載があり、第2図に関して第2頁右上欄第13行〜右下欄第13行に「この実施例は、(略)効果がある。」と記載されているから、
上記刊行物1には、CMOS型のマイクロコンピュータにおいて、チャンネル長の長いMOSFET11のソースと接地点との間に相対的にチャンネル長の短いMOSFETで構成されるCPU1及びROM2が接続され、電源端子6に上記MOSFET11のドレインを接続すること、及び、セット状態のスタンバイ制御フリップフロップ5からゲートに入力されるMOSFET制御信号19によってMOSFET11をオン状態にしてCPU1及びROM2を動作状態へ移行し、リセット状態のスタンバイ制御フリップフロップ5からゲートに入力されるMOSFET制御信号19によってMOSFET11をオフ状態にしてCPU1及びROM2のスタンバイ時に流れるリーク電流を抑えることが記載されている。
上記チャンネル長の短いMOSFETで構成されるCPU及びROMの内部構成及び接続関係については刊行物1に具体的な記載がないが、刊行物1に記載されたマイクロコンピュータはCMOS型であるから、該ROMはCMOSインバータ等の複数のCMOS回路からなるものであって、電源端子と接地端子間にN型MOSトランジスタとP型MOSトランジスタを直列に接続し、両方のゲート及びドレインを共通にして、P型MOSトランジスタのソースを電源端子に、N型MOSトランジスタのソースを接地端子に接続して、ゲートをオン状態とすることによりN型MOSトランジスタとP型MOSトランジスタのソース・ドレイン経路に電流が流れるCMOSトランジスタの構成を複数有することは明らかであって、MOSFETがオフ状態での上記リーク電流はサブスレッショルド電流であるから、
刊行物1には、「ドレインが電源端子に接続されたソース・ドレイン経路を有するチャンネル長の長いMOSFET11と、
該チャンネル長の長いMOSFET11のソースと接地点の間に、チャンネル長の長いMOSFETのソースにソースが接続されたソース・ドレイン経路を有するチャンネル長の短いP型MOSトランジスタと接地点にソースが接続されたソース・ドレイン経路を有するチャンネル長の短いN型MOSトランジスタが直列接続した複数のMOS回路からなるROM2とを有し、
該チャンネル長の長いMOSFET11のゲートにスタンバイ制御フリップフロップ5からのMOSFET制御信号19を印加し、スタンバイ制御フリップフロップをセットすることによりMOSFET制御信号19によって該チャンネル長の長いMOSFET11をオン状態にしてチャンネル長の短いMOSトランジスタのソース・ドレインを介して電流が流れることを許容し、スタンバイ制御フリップフロップ5をリセットすることによりMOSFET制御信号19によって該チャンネル長の長いMOSFET11をオフ状態にしてチャンネル長の短いMOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えたCMOS型マイクロコンピュータ」が記載されている。

(刊行物2)
上記刊行物2には、第1頁右下欄第3行〜第4行に「この発明は相補型金属酸化膜半導体(以下、CMOSと呼称する)集積回路に関するものである」、第2頁左下欄第12行〜右下欄第14行に「通常、CMOS集積回路はいくつかの機能ブロックで構成され、また、それぞれの機能ブロックは前述のCMOSインバータ回路などの最小単位の論理回路で構成されている。(略)このように、どのような期間においても貫通電流が流れ、特にある機能ブロックの非有効期間内に流れる無駄な貫通電流により、集積回路により構成されるシステム全体消費電力が増大するという問題点があった」、第3頁左上欄第14行〜第16行に「この発明においては、機能ブロックの非有効期間に電源端子と接地端子間を制御回路により遮断する」との記載があり、第3頁右上欄第2行〜左下欄第1行、第3頁右下欄第13行〜第4頁左上欄第15行及び第1図の記載からみて、刊行物2には、「電源端子3と接地端子4間に、直列に接続したソース・ドレイン経路を有するP型MOSFET1aとN型MOSFET2aとを含む論理回路を接続し、P型MOSFET1aと電源端子3との間にソース・ドレイン経路を有するP型MOSFET1bと、N型MOSFET2aと接地端子4との間にN型MOSFET2bとを接続した半導体集積回路において、P型MOSFET1bとN型MOSFET2bのゲートに制御信号10を印加し、制御信号10をLレベルとすることによってP型MOSFET1bとN型MOSFET2bを導通状態にしてP型MOSFET1aとN型MOSFET2aとを導通状態にして通常のインバータ回路として機能させること、制御信号10をHレベルとすることによってP型MOSFET1bとN型MOSFET2bを非導通状態にしてP型MOSFET1aとN型MOSFET2aとの電流経路を遮断して貫通電流を流れなくすること」が記載されている。
また、第4頁右下欄第9行〜第11行の「また、遮断用回路にP型MOSFETとN型MOSFETの両方を使用したが、どちらか片方でも同様の効果は得られる」の記載からみて、「直列に接続したソース・ドレイン経路を有するP型MOSFET1aとN型MOSFET2aとを含む論理回路の電源端子と接地端子間を遮断するための構成として、電源端子と論理回路間にP型MOSFETだけを設けた構成と論理回路と接地端子間にN型MOSFETだけを設けた構成」が記載されている。
また、さらに、第4頁右下欄第5行〜第20行及び第3図の記載、特に「第3図に示すように、機能ブロックに共通に供給される電源端子間、接地端子間を遮断してもよい。」の記載からみて、「共通の電源端子3aと共通の接地端子4aを有する一つ以上のP型MOSFET13b及びN型MOSFET14aからなる論理回路の電源端子と共通の電源端子間に遮断用回路としてP型MOSFET13a、接地端子と共通の接地端子間に遮断用回路としてN型MOSFET14bを設けた構成、また、いずれか片方を設けた構成」が記載されている。

(刊行物3)
上記刊行物3には、第106頁第4行〜第107頁第7行に「短チャネルMOSトランジスタの場合には、チャネル長が短くなるにつれてサブスレッショルド特性に図3.10に示すように二つの変化が現れる。一つは短チャネルに伴ってしきい値電圧が低下することによって生じるドレイン電流の増加である。もう一つはパンチスルーが起こるほどにチャネルが短くなったときに生じるドレイン電流の増加である。前者の場合にはサブスレッショルド特性がゲート電圧軸に沿って低電圧側へ平行移動するだけでサブスレッショルド係数の変化はほとんどない。しかし、後者の場合にはパンチスルー気味になっているため、ドレイン電流に対するゲート電圧の影響が低下し、サブスレッショルド特性の傾きが緩やかになる。そのため、サブスレッショルド係数Sは図3.11に示すようにチャネル長が短くなるにつれて急激に増大する。すなわち、短チャネル化に伴ってスイッチング特性が劣化することになる。」と記載され、図3・10及び図3・11には、「チャネル長が短くなって1μm程度以下になるとサブスレッショルド電流が増加すること」が記載されている。
また、第95頁第6行〜第97頁第11行及び第96頁図3・4の記載からみて、刊行物3には、「MOSトランジスタのチャネル長を短くすると、短チャネル効果によりMOSトランジスタのしきい値電圧の絶対値が小さくなること」が記載されている。

(刊行物4)
上記刊行物4には、第80頁第16行〜第17行に、「ショートチャネル効果はトランジスタのチャネル長が短くなるとしきい値電圧Vthが長いチャネル長のトランジスタに比べて低くなる現象である」と記載され、図3.38にしきい値電圧のゲート酸化膜厚依存性、図3.39にしきい値電圧のゲート長依存性が示されている。
また、第195頁図5.46には、メモリアレイ回路の構成として、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路を含むことが記載されている。

(刊行物5)
上記刊行物6には、第3頁右下欄第9行〜第13行に「第2図、第3図に示すスイッチは集積回路中に使われるトランジスタで作ることができるが、オン状態のインピーダンスを小さくするためには、大きなトランジスタを用いることが必要である」と記載され、第2図及び第3図には、回路ブロックに対し電源供給・切断を行うトランジスタが記載されている。

(刊行物6)
上記刊行物6には、第486頁第30行〜第33行に「Figure 51aとbは、それぞれ従来の大きな素子とスケールダウン素子を示し、すべての次元はスケーリングファクタkにで縮小される。この縮小は、酸化膜厚、チャネル長、チャネル幅、接合深さを含む。」を和訳とする記載があり、第487頁Fig.51の(a)と(b)には、チャネル長がL/kに縮小されたMOSトランジスタは、ゲ一ト酸化膜厚すなわちゲート絶縁膜厚もd/kに縮小されることが記載されている。

4.対比・判断

〈請求項1に係る発明に対して〉
本件請求項1に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項1に係る発明の「第3電位点」、「第1電位点」、「第2電位点」に相当し、
刊行物1に記載された発明の「チャンネル長の短いMOSトランジスタ」、「チャンネル長の長いMOSFET」、「ROM」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項1に係る発明の「第1MOSトランジスタ」、「第2MOSトランジスタ」、「電子回路」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と上記第1電位点よりも低電位である第2電位点との間にソース・ドレイン経路を有する第1MOSトランジスタを含む電子回路と、
上記第1電位点よりも高電位である第3電位点と上記第1電位点との間にソース・ドレイン経路を有する第2MOSトランジスタとを有し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路」である点で一致し、

(A)本件請求項1に係る発明は、第2MOSトランジスタを「pチャネルMOSトランジスタ」で構成するのに対して、刊行物1に記載された発明は、チャンネル長の長いMOSFETの導電型については記載が無い点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する電子回路と該電子回路と電源端子との間にソース・ドレイン経路を有するP型MOSFETを接続した半導体集積回路において、P型MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってP型MOSFETを導通状態にして該電子回路を導通状態にすること、制御信号をHレベルとすることによってP型MOSFETを非導通状態にして該電子回路との電流経路を遮断すること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETをpチャネルMOSトランジスタとすることは、当業者が容易に推考できたものと認められるので、上記相違点(A)を格別なものとすることはできない。

〈請求項2に係る発明に対して〉
本件請求項2に係る発明は、本件請求項1に係る発明のサブスレショルド電流は、「第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れること」と限定するものであるが、刊行物3に記載のように、チャネル長が短くなって1μm程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。

〈請求項3に係る発明に対して〉
本件請求項3に係る発明は、本件請求項1に係る発明の第2MOSトランジスタのしきい値電圧の絶対値を、「第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物3及び刊行物4に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルMOSトランジスタのしきい値電圧の絶対値は、短チャネルMOSトランジスタのしきい値電圧の絶対値よりも大きい」という当業者に周知の事項からみて、刊行物1に記載された発明の「MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成される」ことは、本件請求項3に係る発明の「第2MOSトランジスタのしきい値電圧の絶対値を、第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。

〈請求項4に係る発明に対して〉
本件請求項4に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項4に係る発明の「第3電位点」、「第1電位点」、「第2電位点」に相当し、
刊行物1に記載された発明の「チャンネル長の短いMOSトランジスタ」、「チャンネル長の長いMOSFET」、「ROM」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項4に係る発明の「第1MOSトランジスタ」、「第2MOSトランジスタ」、「電子回路」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と上記第1電位点よりも低電位である第3電位点との間に、ソース・ドレイン経路を有する第2MOSトランジスタを含む電子回路と、ソース・ドレイン経路を有する第1MOSトランジスタとを有し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項4に係る発明は、第2MOSトランジスタを「nチャネルMOSトランジスタ」とし、第1電位点と第2電位点の間に第1MOSトランジスタ、第2電位点と第3電位点の間に第2MOSトランジスタを接続する構成であるのに対して、刊行物1に記載された発明はそのような構成を有していない点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する電子回路と該電子回路と接地端子との間にソース・ドレイン経路を有するN型MOSFETを接続した半導体集積回路において、N型MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってN型MOSFETを導通状態にして該電子回路を導通状態にすること、制御信号をHレベルとすることによってN型MOSFETを非導通状態にして該電子回路との電流経路を遮断すること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、第2MOSトランジスタをnチャネルMOSトランジスタとし、第1電位点と第2電位点の間に第1MOSトランジスタ、第2電位点と第3電位点の間にnチャネルMOSトランジスタを接続した構成とすることは、当業者が容易に推考できたものと認められるので、上記相違点(A)を格別なものとすることはできない。

〈請求項5に係る発明に対して〉
本件請求項5に係る発明は、本件請求項4に係る発明のサブスレショルド電流は、「第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れること」と限定するものであるが、刊行物3に記載のように、チャネル長が短くなって1μm程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。

〈請求項6に係る発明に対して〉
本件請求項6に係る発明は、本件請求項4に係る発明の第2MOSトランジスタのしきい値電圧の絶対値を、「第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物3及び刊行物4に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルMOSトランジスタのしきい値電圧の絶対値は、短チャネルMOSトランジスタのしきい値電圧の絶対値よりも大きい」という当業者に周知の事項からみて、刊行物1に記載された発明の「MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成される」ことは、本件請求項6に係る発明の「第2MOSトランジスタのしきい値電圧の絶対値を、第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。

(請求項7に係る発明に対して)
本件請求項7に係る発明は、本件請求項1乃至6のいずれかに係る発明の電子回路を、「CMOS回路であること」と限定するものであるが、刊行物1に記載された発明のマイクロコンピュータはCMOS型であるから、これを格別のものと認めることはできない。

(請求項8に係る発明に対して)
本件請求項8に係る発明は、本件請求項1乃至7のいずれかに係る発明の半導体集積回路は、「複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、電子回路は上記複数のワード線を選択するワードドライバ回路を構成すること」と限定するものであるが、刊行物4に記載されているように、メモリアレイ回路は、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路から構成されることは、当業者に周知の事項であり、刊行物1に記載された発明のROMは、請求項8に係る発明の「複数のワード線」、「複数のデータ線」、「メモリセル」、「ワードドライバ回路」に相当する構成を有していることは明らかであるから、これを格別のものと認めることはできない。

(請求項9に係る発明に対して)
本件請求項9に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項9に係る発明の「第3電位点」、「第1電位点」、「第2電位点」に相当し、
刊行物1に記載された発明の「P型MOSトランジスタ」、「N型MOSFET」、「チャンネル長の長いMOSFET」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項9に係る発明の「pチャネル型の第1MOSトランジスタ」、「nチャネル型の第2MOSトランジスタ」、「第3MOSトランジスタ」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と第2電位点との間に、ソース・ドレイン経路を有し、ソースが第1電位点に接続されたpチャネル型の第1MOSトランジスタとnチャネル型の第2MOSトランジスタとを直列接続し、第3電位点と上記第1電位点との間にソース・ドレイン経路を有する第3MOSトランジスタとを有し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限するものであることを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項9に係る発明は、第3MOSトランジスタを「pチャネル型のMOSトランジスタ」で構成し、ソースを第3電位点に接続するのに対して、刊行物1に記載された発明は、チャンネル長の長いMOSFETの導電型については記載が無く、チャンネル長の長いMOSFETのドレインを第3電位点に接続した構成である点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有するP型MOSFETとN型MOSFETとを含む電子回路を接続し、電子回路と電源端子との間にソース・ドレイン経路を有するP型MOSFETを接続した半導体集積回路において、P型MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってP型MOSFETを導通状態にして電子回路を導通状態にすること、制御信号をHレベルとすることによってP型MOSFETを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、第3MOSトランジスタをpチャネルMOSトランジスタとすることは当業者が容易に推考できたものであり、またその際に第3電位点と接続するpチャネルMOSトランジスタの端子をソースとすることも当業者が適宜為し得ることであるので、上記相違点(A)を格別なものとすることはできない。
なお、特許権者は、特許異議意見書において、刊行物1に記載されている発明は、集積度の向上とスタンバイ状態時の低消費電力化の両立を課題とし、MOSFET11に電圧リミッタとリーク電流削減機能を兼用させ、あえてMOSFETのドレインを電源(本件請求項9の第3電位点に相当)に接続したものであり、MOSFET11は刊行物2に記載の発明により容易に置換できない旨の主張をしているが、 半導体集積回路において、MOSFETのドレインを電源端子に接続しMOSFETのしきい値電圧分の電圧降下効果を得ることは、当業者に良く知られており、半導体集積回路に当該電圧降下効果を得るための構成を設けることも適宜為し得ることであるので、電子回路の電流経路を遮断するためのMOSFETのソース又はドレインのいずれの端子を電源端子に接続するかは、当業者が適宜選択し得る程度のことで格別の困難性があるとは認められず、特許異議意見書における特許権者の主張は採用することができない。

〈請求項10に係る発明に対して〉
本件請求項10に係る発明は、本件請求項9に係る発明のサブスレショルド電流は、「第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れること」と限定するものであるが、刊行物3に記載のように、チャネル長が短くなって1μm程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。

〈請求項11に係る発明に対して〉
本件請求項11に係る発明は、本件請求項9に係る発明の構成の第2MOSトランジスタのしきい値電圧の絶対値を、「第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物3及び刊行物4に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルMOSトランジスタのしきい値電圧の絶対値は、短チャネルMOSトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の事項からみて、刊行物1に記載された発明の「MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成される」ことは、本件請求項11に係る発明の「第3MOSトランジスタのしきい値電圧の絶対値を、第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。

(請求項12に係る発明に対して)
本件請求項12に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項12に係る発明の「第1電位点」、「第2電位点」、「第3電位点」に相当し、
刊行物1に記載された発明の「P型MOSトランジスタ」、「N型MOSFET」、「チャンネル長の長いMOSFET」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項12に係る発明の「pチャネル型の第1MOSトランジスタ」、「nチャネル型の第2MOSトランジスタ」、「第3MOSトランジスタ」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と第2電位点との間にソース・ドレイン経路を有し、ソースが第1電位点に接続されたpチャネル型の第1MOSトランジスタとnチャネル型の第2MOSトランジスタとを直列接続し、第3電位点と上記第1電位点との間にソース・ドレイン経路を有する第3MOSトランジスタとを有し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限するすることを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項12に係る発明は、第3MOSトランジスタを「nチャネルMOSトランジスタ」で構成し、ソースを第3電位点に接続すると共に、第1電位点と第2電位点の間にpチャネル型の第1MOSトランジスタとソースが第2電位点に接続されたnチャネル型の第2MOSトランジスタとを直列接続して構成するのに対して、刊行物1に記載された発明はそのような構成を有していない点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有するP型MOSFETとN型MOSFETとを含む電子回路を接続し、電子回路と接地端子との間にソース・ドレイン経路を有するN型MOSFETを接続した半導体集積回路において、N型MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってN型MOSFETを導通状態にして電子回路を導通状態にすること、制御信号をHレベルとすることによってN型MOSFETを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETをnチャネルMOSトランジスタとすることは当業者が容易に推考できたものであり、またその際にnチャネルMOSトランジスタのソースを第3電位点と接続し、第1電位点と第2電位点の間にpチャネル型の第1MOSトランジスタとソースが第2電位点に接続されたnチャネル型の第2MOSトランジスタとを直列接続してすることも当業者が適宜為し得ることであるので、上記相違点(A)を格別なものとすることはできない。
なお、特許権者が特許異議意見書において主張する点については、本件請求項9に係る発明に対する理由と同じ理由により採用することができない。

〈請求項13に係る発明に対して〉
本件請求項13に係る発明は、本件請求項12に係る発明のサブスレショルド電流は、「第1MOSトランジスタの加工寸法が0.1μm領域であることに起因して流れること」と限定するものであるが、刊行物3に記載のように、チャネル長が短くなって1μm程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。

〈請求項14に係る発明に対して〉
本件請求項14に係る発明は、本件請求項12に係る発明の第2MOSトランジスタのしきい値電圧の絶対値を、「第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物3及び刊行物4に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルMOSトランジスタのしきい値電圧の絶対値は、短チャネルMOSトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の事項からみて、刊行物1に記載された発明の「MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成される」ことは、本件請求項14に係る発明の「第2MOSトランジスタのしきい値電圧の絶対値を、第1MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。

(請求項15に係る発明に対して)
本件請求項15に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項15に係る発明の「第3電位点」、「第1電位点」、「第2電位点」に相当し、
刊行物1に記載された発明の「P型MOSトランジスタ」、「N型MOSトランジスタ」、「チャンネル長の長いMOSFET」、「MOS回路」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項15に係る発明の「第1導電型の第1MOSトランジスタ」、「第2導電型の第2MOSトランジスタ」、「第3MOSトランジスタ」、「MOS回路」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と第2電位点との間に、それぞれのソース・ドレイン経路を有する第1導電型の第1MOSトランジスタと第2導電型の第2MOSトランジスタとを具備するMOS回路を有し、
上記第1MOSトランジスタのソースは上記第1電位点に接続され、
第3電位点と第1電位点との間にソース・ドレイン経路を有する第3MOSトランジスタを具備し、
上記第3MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第3MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第3MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第3MOSトランジスタのオフ状態の特性によって制限する半導体集積回路。」である点で一致し、

(A)本件請求項15に係る発明は、第3MOSトランジスタのソースを第3電位点に接続するのに対して、刊行物1に記載された発明は、チャンネル長の長いMOSFETのドレインを第3電位点に接続する構成である点、

(B)本件請求項15に係る発明は、MOS回路を複数有し、第3MOSトランジスタのゲート幅が各MOS回路に含まれる第1MOSトランジスタのゲート幅の総和よりも小さい構成であるのに対して、刊行物1に記載された発明はチャンネル長の長いMOSFETのゲート幅について記載が無い点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、ソース・ドレイン経路を有する第1導電型のMOSトランジスタと第2導電型のMOSトランジスタ(P型MOSFETとN型MOSFET)が直列に接続されたMOS回路を複数有し、ソースが電源端子にドレインが第1導電型のMOSトランジスタのソースに接続されたソース・ドレイン経路を有するP型MOSFETを有する半導体集積回路において、P型MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってP型MOSFETを導通状態にして電子回路を導通状態にすること、制御信号をHレベルとすることによってP型MOSFETを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETのソースを第3電位点と接続することは当業者が容易に為し得ることであるので、上記相違点(A)を格別なものとすることはできない。
なお、特許権者が特許異議意見書において主張する点については、請求項9に係る発明に対する理由と同じ理由により採用することができない。

(B)刊行物2に記載された発明は、複数のMOS回路のP型MOSFETを流れる各電流の総和が遮断用回路のP型MOSFETを流れる電流に一致することは回路構成からみて当然のことであって、刊行物3に記載のように、サブスレショルド電流がMOSトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETのゲート幅を各MOS回路に含まれるP型MOSトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、上記相違点(B)を格別なものとすることはできない。

〈請求項16に係る発明に対して〉
本件請求項16に係る発明は、本件請求項15に係る発明の第3MOSトランジスタのゲート幅を、「第1MOSトランジスタのゲート幅一つ分よりは大きいこと」と限定するものであるが、刊行物5に記載のように、電流経路を遮断するトランジスタを採用する場合に、オン状態のインピーダンスを小さくするために大きなトランジスタとすることは当業者には周知事項であり、MOSトランジスタのオン状態のインピーダンスを小さくするにはゲート幅を大きくすることも当業者には技術常識であるので、第3MOSトランジスタのゲート幅を、第1MOSトランジスタのゲート幅一つ分よりは大きくすること、格別のものと認めることはできない。

(請求項17に係る発明に対して)
本件請求項17に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「チャンネル長の長いMOSFET」のソース端子の電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物1に記載された発明の「電源端子」、「チャンネル長の長いMOSFET」のソース端子、「接地点」の電位点は、それぞれ本件請求項17に係る発明の「第3電位点」、「第1電位点」、「第2電位点」に相当し、
刊行物1に記載された発明の「チャンネル長の短いP型MOSトランジスタ及びN型MOSトランジスタ」、「チャンネル長の長いMOSFET」、「MOSFET制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項15に係る発明の「第1MOSトランジスタ」、「第2MOSトランジスタ」、「制御信号」、「第1状態」、「第2状態」、「半導体集積回路」に相当するから、両者は、
「第1電位点と第2電位点との間に、それぞれのソース・ドレイン経路を有する複数の第1MOSトランジスタを有し、
上記第1MOSトランジスタのソースはそれぞれ上記第1電位点に接続され、
第3電位点と上記第1電位点との間にソース・ドレイン経路を有する第2MOSトランジスタを具備し、
上記第2MOSトランジスタのゲートに制御信号を印加し、
上記制御信号を第1状態とすることにより上記第2MOSトランジスタをオン状態として、上記第1電位点と上記第2電位点との間にオン状態の上記第1MOSトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
上記制御信号を第2状態とすることにより上記第2MOSトランジスタをオフ状態として、上記第1電位点と上記第2電位点との間にオフ状態の上記第1MOSトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第2MOSトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項17に係る発明は、第2MOSトランジスタのソースを第3電位点に接続するのに対して、刊行物1に記載された発明は、第2MOSトランジスタのドレインを第3電位点に接続する構成である点、

(B)本件請求項17に係る発明は、第2MOSトランジスタのゲート幅が各第1MOSトランジスタのゲート幅の総和よりも小さい構成であるのに対して、刊行物1に記載された発明は第2MOSトランジスタのゲート幅について記載が無い点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、ソース・ドレイン経路を有するMOSトランジスタを複数有し、ソースが電源端子にドレインが上記MOSトランジスタのソースに接続されたソース・ドレイン経路を有するMOSFETを有する半導体集積回路において、MOSFETのゲートに制御信号を印加し、制御信号をLレベルとすることによってMOSFETを導通状態にして電子回路を導通状態にすること、制御信号をHレベルとすることによってMOSFETを非導通状態にして複数のMOSトランジスタの電流経路を遮断して貫通電流を流れなくすること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、第3電位点と接続する第2MOSトランジスタの端子をソースとすることは当業者が容易に為し得ることであるので、上記相違点(A)を格別なものとすることはできない。
なお、特許権者が特許異議意見書において主張する点については、本件請求項9に係る発明に対する理由と同じ理由により採用することができない。

(B)刊行物2に記載された発明は、複数のMOS回路のP型MOSFETを流れる各電流の総和が遮断用回路のP型MOSFETを流れる電流に一致することは回路構成からみて当然のことであって、刊行物3に記載のように、サブスレショルド電流がMOSトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETのゲート幅を各MOS回路に含まれるP型MOSトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、上記相違点(B)を格別なものとすることはできない。

(請求項26に係る発明に対して)
本件請求項26に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「電源端子」、「接地点」の電位は、それぞれ本件請求項26に係る発明の「第1の動作電位」、「第2の動作電位」に相当し、
刊行物1に記載された発明の「チャンネル長の長いMOSFET」、「チャンネル長の短いP型MOSトランジスタ及びN型MOSトランジスタ」、「MOS回路」、「MOSFET制御信号」、「マイクロコンピュータ」は、それぞれ本件請求項26に係る発明の「第1MOSトランジスタ」、「第2MOSトランジスタ」、「MOS回路」、「制御信号」、「半導体集積回路」に相当する。
また、刊行物1に記載された発明において、「スタンバイ制御フリップフロップをリセットすることによりMOSFET制御信号によって該チャンネル長の長いMOSFETをオフ状態」にすること、「スタンバイ状態のチャンネル長の短いMOSFETのソース・ドレイン経路を介して流れるサブスレッショルド電流」は、それぞれ本件請求項26に係る発明の「第1MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の制御信号」を印加すること、「第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、第1の動作電位からすべての上記MOS回路の第2MOSトランジスタのソース-ドレイン経路を通って第2の動作電位に流れるサブスレッショルド電流」に相当することは明らかであるから、両者は、
「第1MOSトランジスタと、一つ以上のMOS回路を具備し、
上記第1MOSトランジスタのゲートは制御信号で制御され、
上記第1MOSトランジスタは第1の動作電位に電気的に接続され、
上記第1MOSトランジスタは上記MOS回路と電気的に接続され、
上記MOS回路のドレイン端子は第2の動作電位に電気的に接続され、
すべての上記MOS回路に含まれるそのソースが電気的に上記第1MOSトランジスタに接続されたすべての第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、上記第1の動作電位からすべての上記MOS回路の上記第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を所定のサブスレッショルド電流の値に制限するものであって、
上記所定のサブスレッショルド電流は、上記第1MOSトランジスタのゲート-ソース間に上記第1MOSトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加された場合に、上記第1の動作電位から上記第1MOSトランジスタのソース-ドレイン経路を通って流れるサブスレッショルド電流であることを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項26に係る発明は、第1MOSトランジスタは第2MOSトランジスタと同じ第1導電型のMOSトランジスタであって、第1MOSトランジスタのソースを第1の動作電位に電気的に接続するのに対して、刊行物1に記載された発明は、第1MOSトランジスタの導電型について記載が無く、そのドレインを第1の動作電位に接続する構成である点、

(B)本件請求項26に係る発明は、共通の第1の電源端子と共通の第2の電源端子を有する一つ以上のMOS回路を具備し、第1の電源端子は第1MOSトランジスタと電気的に接続され、第2の電源端子は第2の動作電位に電気的に接続される構成であるのに対して、刊行物1に記載された発明はそのような構成ではない点、で相違する。

そこで、上記相違点について検討する。
(A)刊行物2には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する第1導電型のMOSトランジスタ(P型MOSFET)を有するMOS回路と該MOS回路と電源端子との間にソース・ドレイン経路を有する第1導電型のMOSトランジスタ(P型MOSFET)を接続した半導体集積回路において、第1導電型MOSトランジスタ(P型MOSFET)のゲートに制御信号を印加し、制御信号をLレベルとすることによって第1導電型MOSトランジスタ(P型MOSFET)を導通状態にして第1導電型の第2MOSトランジスタを導通状態にすること、制御信号をHレベルとすることによって第1導電型のMOSトランジスタ(P型MOSFET)を非導通状態にして該MOS回路との電流経路を遮断すること、が記載されている。
そして、刊行物1及び2に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、第1MOSトランジスタを第2MOSトランジスタと同じ導電型のMOSトランジスタとすることは当業者が容易に推考できたものであり、またその際に第1MOSトランジスタのソースを第1の動作電位に接続することも当業者が適宜為し得ることであるので、上記相違点(A)を格別なものとすることはできない。
なお、特許権者が特許異議意見書において主張する点については、本件請求項9に係る発明に対する理由と同じ理由により採用することができない。

(B)刊行物2には、共通の電源端子と共通の接地端子を有する一つ以上のMOSFETの電源端子と共通の電源端子間に遮断用回路としてP型MOSFETを設けた構成が記載されており、これを刊行物1に記載された発明に適用して、請求項26に係る発明のようにすることは、当業者が容易に推考できたものと認められ、上記相違点(B)を格別なものとすることはできない。

〈請求項27に係る発明に対して〉
本件請求項27に係る発明は、本件請求項26に係る発明の第1MOSトランジスタのデバイスパラメータを、「第1導電型の第1MOSトランジスタのゲート-ソース間に上記第1導電型の第1MOSトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加され、かつ上記すべてのMOS回路の上記第1の電源端子と上記第2の電源端子が短絡された場合に、上記第1の動作電位から上記第1導電型の第1MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を第1のサブスレッショルド電流とし、
すべての上記MOS回路に含まれるそのソースが電気的に上記第1の電源端子に接続されたすべての第1導電型の第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加され、かつ上記第1導電型の第1MOSトランジスタのソース-ドレイン間が短絡された場合に、上記第1の動作電位からすべての上記MOS回路の上記第1導電型の第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流を第2のサブスレッショルド電流とし、
上記第1導電型の第1MOSトランジスタのデバイスパラメータは、上記第1のサブスレッショルド電流が上記第2のサブスレッショルド電流よりも小さくなるように設定されていること」と限定するものであるが、
上記「第1のサブスレッショルド電流」は、第1MOSトランジスタをオフ状態にした時の第1MOSトランジスタ自身のサブスレッショルド電流であり、上記「第2のサブスレッショルド電流」は、第2MOSトランジスタをオフ状態にした時のすべての第2MOSトランジスタに流れるサブスレッショルド電流であるから、刊行物1に記載された発明の「MOSFET制御信号によって該チャンネル長の長いMOSFETをオフ状態にしてチャンネル長の短いMOSFETのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えること」は、請求項27に係る発明の「第1のサブスレッショルド電流が第2のサブスレッショルド電流よりも小さくなるように」することに相当し、刊行物1に記載された発明のMOSFET11が相対的にチャンネル長が長いMOSFETで、ROM2が相対的にチャンネル長が短いMOSFETで構成していることは、請求項27に係る発明の「第1MOSトランジスタのデバイスパラメータを、第1のサブスレッショルド電流が第2のサブスレッショルド電流よりも小さくなるように設定」することに相当することは明らかであるから、これを格別のものと認めることはできない。

(請求項28に係る発明に対して)
本件請求項28に係る発明は、本件請求項26または27に係る発明の電子回路を、「CMOS回路であること」と限定するものであるが、刊行物1に記載された発明のマイクロコンピュータはCMOS型であるから、これを格別のものと認めることはできない。

〈請求項29に係る発明に対して〉
本件請求項29に係る発明は、本件請求項26に係る発明の第1導電型の第2MOSトランジスタを、「上記MOS回路に含まれる第2導電型のMOSトランジスタとCMOSインバータ回路を構成すること」と限定するものであるが、刊行物2には、制御信号をLレベルとすることによってP型MOSFET1bとN型MOSFET2bを導通状態にしてP型MOSFET1aとN型MOSFET2aとを導通状態にして通常のインバータ回路として機能させることが記載されているから、これを格別のものと認めることはできない。

〈請求項30に係る発明に対して〉
本件請求項30に係る発明は、本件請求項26乃至29のいずれかに係る発明の第1MOSトランジスタのしきい値電圧の絶対値を、「第2MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物3及び刊行物4に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルMOSトランジスタのしきい値電圧の絶対値は、短チャネルMOSトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の技術事項からみて、刊行物1に記載された発明の「MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成される」ことは、本件請求項30に係る発明の「第1MOSトランジスタのしきい値電圧の絶対値を、第2MOSトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。

〈請求項31に係る発明に対して〉
本件請求項31に係る発明は、本件請求項26乃至30のいずれかに係る発明の第1MOSトランジスタのゲート幅を、「MOS回路に含まれる全MOSトランジスタのゲート幅の総和よりも小さいこと」と限定するものであるが、
刊行物2に記載された発明は、複数のMOS回路のP型MOSFETを流れる各電流の総和が遮断用回路のP型MOSFETを流れる電流に一致することは回路構成からみて当然のことであって、刊行物3に記載のように、サブスレショルド電流がMOSトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物2に記載された発明を刊行物1に記載された発明に適用して、チャンネル長の長いMOSFETのゲート幅を各MOS回路に含まれるP型MOSトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、本件請求項31に係る発明を格別なものとすることはできない。

〈請求項32に係る発明に対して〉
本件請求項32に係る発明は、本件請求項26乃至31のいずれかに係る発明の第1MOSトランジスタのゲート長を、「MOS回路に含まれるMOSトランジスタのゲート長よりも大きいこと」と限定するものであるが、刊行物1に記載された発明において、MOSFET11は相対的にチャネル長が長く、ROM2は相対的にチャネル長の短いMOSFETで構成されており、チャネル長を長くすることはゲート長を長くすることに相当することは明らかであるから、これを格別なものとすることはできない。

〈請求項33に係る発明に対して〉
本件請求項33に係る発明は、本件請求項26乃至32のいずれかに係る発明の第1MOSトランジスタのゲート絶縁膜厚を、「MOS回路に含まれるMOSトランジスタのゲート絶縁膜厚よりも大きいこと」と限定するものであるが、
刊行物6に記載のように、「チャネル長が短いMOSトランジスタは、チェネル長が縮小されるとゲート絶縁膜厚も縮小されること」は当業者に周知の事項であるので、刊行物1に記載された発明において、MOSFET11を相対的にチャネル長が長く、ROM2を相対的にチャネル長の短いMOSFETで構成することは、本件請求項33に係る発明の第1MOSトランジスタのゲート絶縁膜厚を、MOS回路に含まれるMOSトランジスタのゲート絶縁膜厚よりも大きいことに相当することは明らかであるから、これを格別なものとすることはできない。

(請求項34に係る発明に対して)
本件請求項34に係る発明は、本件請求項26乃至33のいずれかに係る発明の半導体集積回路は、複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、電子回路は上記複数のワード線を選択するワードドライバ回路を構成すること、と限定するものであるが、刊行物4に記載されているように、メモリアレイ回路は、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路から構成されることは、当業者には周知事項であるので、刊行物1に記載された発明のROMは、請求項34に係る発明の「複数のワード線」、「複数のデータ線」、「メモリセル」、「ワードドライバ回路」に相当する構成を有していることは明らかであるから、これを格別のものと認めることはできない。

(請求項35に係る発明に対して)
本件請求項35に係る発明と刊行物1に記載された発明とを対比すると、刊行物1に記載された発明の「電源端子」、「接地点」の電位は、それぞれ本件請求項35に係る発明の「第1の動作電位」、「第2の動作電位」に相当し、
刊行物1に記載された発明の「チャンネル長の短いP型MOSトランジスタ及びN型MOSトランジスタ」、「MOS回路」、「MOSFET制御信号」、「マイクロコンピュータ」は、それぞれ本件請求項26に係る発明の「第2MOSトランジスタ」、「CMOS回路」、「制御信号」、「半導体集積回路」に相当する。
また、刊行物1に記載された発明の「チャンネル長の長いMOSFET」と本件請求項35に係る発明の「バイポーラトランジスタ」は、「トランジスタ」という上位の概念で共通するものであるから、刊行物1に記載された発明において、「スタンバイ制御フリップフロップをリセットすることによりMOSFET制御信号によって該チャンネル長の長いMOSFETをオフ状態」にすること、「スタンバイ状態のチャンネル長の短いMOSFETのソース・ドレイン経路を介して流れるサブスレッショルド電流」は、それぞれ本件請求項35に係る発明の「バイポーラトランジスタのベース-エミッタ間にベース-エミッタ順電圧よりも小さい電圧の制御信号」を印加すること、「第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加されかつバイポーラトランジスタのソースとドレインが短絡された場合に、第1の動作電位から複数の第2MOSトランジスタのソース-ドレイン経路を通って第2の動作電位に流れるサブスレッショルド電流」に相当する。
加えて、本件請求項35に係る発明の「リーク電流」は、バイポーラトランジスタをオフ状態にした時のバイポーラトランジスタ自身に流れるリーク電流であり、「サブスレッショルド電流」は、第2MOSトランジスタをオフ状態にした時のすべての第2MOSトランジスタに流れるサブスレッショルド電流であるから、刊行物1に記載された発明の「MOSFET制御信号によって該チャンネル長の長いMOSFETをオフ状態にしてチャンネル長の短いMOSFETのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えること」は、請求項35に係る発明の「リーク電流がサブスレッショルド電流よりも小さくなるように」することに相当することは明らかであるから、両者は、
「トランジスタと、複数のCMOS回路とを具備し、
トランジスタは第1の動作電位及び第1の電源端子に電気的に接続され、トランジスタの制御電極は制御信号で制御され、
トランジスタの制御電極の電子放出電極間に制御信号が印加され、かつ上記複数のCMOS回路が短絡された場合に、上記トランジスタを通って流れるリーク電流が、
上記複数のCMOS回路に含まれる第2MOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加され、かつ上記トランジスタが短絡された場合に、上記第1の動作電位から上記複数のCMOS回路の第2MOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れるサブスレッショルド電流よりも小さいようにすることを特徴とする半導体集積回路。」である点で一致し、

(A)本件請求項35に係る発明は、トランジスタをバイポーラトランジスタとし、エミッタは第1の動作電位に、コレクタは上記CMOS回路に接続すると共に、バイポーラトランジスタのデバイスパラメータは、リーク電流がサブスレッショルド電流よりも小さくなるように設定しているのに対して、刊行物1に記載された発明は、トランジスタをMOSFETとし、ドレインを第1の動作電位に、ソースをCMOS回路に接続する構成である点、

(B)本件請求項35に係る発明は、共通の第1の電源端子と共通の第2の電源端子を有する複数のCMOS回路を具備し、第1の電源端子は第1MOSトランジスタと電気的に接続され、第2の電源端子は第2の動作電位に電気的に接続される構成であるのに対して、刊行物1に記載された発明はそのような構成ではない点、で相違する。

そこで、上記相違点について検討する。
(A)スイッチ回路を構成するMOSFETを、そのソース、ゲート、ドレインがそれぞれエミッタ、ベース、コレクタとなるようにバイポーラトランジスタに置き換え可能であることは、当業者には周知の技術事項であるから、刊行物1に記載された発明において、チャンネル長の長いMOSFETの替わりにバイポーラトランジスタを採用することは、当業者が容易に推考できたものと認められ、その際に第1動作電位と接続するバイポーラトランジスタの端子をエミッタ又はコレクタのいずれを採用するかは、電子回路の電流経路を遮断する目的としては適宜選択し得ることである。
また、刊行物1に記載された発明は「MOSFET制御信号によって該チャンネル長の長いMOSFETをオフ状態にしてチャンネル長の短いMOSFETのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑える」ものであって、電流経路を遮断するトランジスタを相対的にチャンネル長が長いものとし、CMOS回路に含まれるMOSFETを相対的にチャンネル長が短いものとすることは、請求項35に係る発明の「バイポーラトランジスタのデバイスパラメータを、リーク電流がサブスレッショルド電流よりも小さくなるように設定」することに相当することは明らかであるから、上記相違点(A)を格別なものとすることはできない。

(B)刊行物2には、共通の電源端子と共通の接地端子を有する一つ以上のMOSFETの電源端子と共通の電源端子間に遮断用回路としてP型MOSFETを設けた構成」が記載されており、これを刊行物1に記載された発明のに適用して、本件請求項26に係る発明のようにすることは、当業者が容易に推考できたものと認められ、上記相違点(B)を格別なものとすることはできない。

〈請求項36に係る発明に対して〉
本件請求項36に係る発明は、本件請求項35に係る発明の半導体集積回路を、「バイポーラトランジスタがpnp型であるとき、第1導電型がpチャネル、第2導電型がnチャネルであること」と限定するものであるが、刊行物2には、直列に接続したソース・ドレイン経路を有するP型MOSFET1aとN型MOSFET2aとを含む論理回路の電源端子と接地端子間を遮断するための構成として、電源端子と論理回路間にP型MOSFETを設けた構成」が記載されているから、バイポーラトランジスタとしてpnp型バイポーラトランジスタを採用した場合に、複数のCMOS回路の含まれる第1導電型の第2MOSトランジスタをpチャネルMOSトランジスタとし、第2導電型のMOSトランジスタをnチャネルMOSトランジスタとすることは当業者が容易に推考できたものと認めるから、これを格別のものと認めることはできない。

〈請求項37に係る発明に対して〉
本件請求項37に係る発明は、本件請求項35に係る発明の半導体集積回路を、「バイポーラトランジスタがnpn型であるとき、第1導電型がnチャネル、第2導電型がpチャネルであること」と限定するものであるが、刊行物2には、直列に接続したソース・ドレイン経路を有するP型MOSFET1aとN型MOSFET2aとを含む論理回路の電源端子と接地端子間を遮断するための構成として、論理回路と接地端子間にN型MOSFETを設けた構成」が記載されているから、バイポーラトランジスタとしてnpn型バイポーラトランジスタを採用した場合に、複数のCMOS回路の含まれる第1導電型の第2MOSトランジスタをnチャネルMOSトランジスタとし、第2導電型のMOSトランジスタをpチャネルMOSトランジスタとすることは当業者が容易に推考できたものと認めるから、これを格別のものと認めることはできない。

4.むすび
したがって、本件請求項1乃至17、26乃至37に係る発明は、刊行物1乃至6記載された発明に基づいて当業者が容易に発明することができたものと認められるから、本件請求項1乃至17、26乃至37に係る特許は特許法第29条第2項の規定に違反してなされたものであり、同法第113条第1項第2号に該当する。
よって、結論のとおり決定する。
 
異議決定日 2002-01-25 
出願番号 特願平4-294799
審決分類 P 1 652・ 121- Z (G11C)
最終処分 取消  
前審関与審査官 堀田 和義  
特許庁審判長 斎藤 操
特許庁審判官 鳥居 稔
山本 穂積
登録日 2000-09-22 
登録番号 特許第3112047号(P3112047)
権利者 日立デバイスエンジニアリング株式会社 株式会社日立製作所
発明の名称 半導体集積回路  
代理人 作田 康夫  
代理人 澤井 敬史  
代理人 作田 康夫  
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