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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1118701
審判番号 審判1999-16352  
総通号数 68 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1995-07-14 
種別 拒絶査定不服の審決 
審判請求日 1999-10-07 
確定日 2005-06-15 
事件の表示 平成 6年特許願第270498号「ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法」拒絶査定不服審判事件〔平成 7年 7月14日出願公開、特開平 7-176186〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成6年10月7日(パリ条約による優先権主張1993年10月12日、米国)の出願であって、「ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法」に関するものである。

2.当審が通知した拒絶の理由
一方、当審が平成14年3月5日付けで通知した拒絶の理由(以下、単に「当審拒絶理由」という)の1)は、
「本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第36条第4項及び第6項に規定する要件を満たしていない。」
というものであり、そこで指摘した事項を摘記すると、次のとおりである。
(1)特許請求の範囲の記載について
『 特許請求の範囲の各請求項の記載は、その発明が明確でない。』(当審拒絶理由の「一」の「2」)

《指摘事項1》
【請求項1】及び【請求項2】-【請求項10】について
1)『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」は構成が明確でない。』(当審拒絶理由の「一」の「2」の「2-1」の「E」)
2)『「プリチャージサイクルはクロック信号に関連して行われ」とは「プリチャージサイクル」の何がどんな「クロック信号」にどのように関連して行われるのか構成が明確でない。』(当審拒絶理由の「一」の「2」の「2-1」の「E」の例示の「2」)
3)『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることで「これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」ことが達成できる構成が不明瞭である。』(当審拒絶理由の「一」の「2」の「2-1」の「E」の例示の「6」)

《指摘事項2》
【請求項10】-【請求項12】について
『集積回路メモリのリフレッシュ方法の構成が全般的に明確でない。』(当審拒絶理由の「一」の「2」の「2-2」)
『「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出(1またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出)の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない。(明細書によると「リフレッシュの完了」はリストアの終了であり、このときRF信号を立ち上げるものであるので「・・・内部的に検出するステップ」はリストア回路の動作であり、「前記内部検出を、遅延回路を利用することによって、より正確に行う」とは、リストア検出回路が、リストア終了を検出してRF信号を立ち上げるのに、遅延回路を利用することによって、より正確に行う構成のものであると認められるが「前記内部検出を、遅延回路を利用することによって、正確に行う」ことは発明の詳細な説明及び図面のどの構成によるのか。また、「より正確に行う」とはどのようなことか不明瞭である。そして、遅延回路を利用すると「より、正確に行う」ことができる構成が不明瞭である。)』(当審拒絶理由の「一」の「2」の「2-2」の例示の「B」)

《指摘事項3》
【請求項13】について
『リフレッシュ方法の構成が不明瞭である。』(当審拒絶理由の「一」の「2」の「2-3」)
『「リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」は「遅延回路を」どのように「利用することによって、リフレッシュ動作をより正確なタイミングで行う」か構成が不明確である。
また、何をもって「より正確なタイミングで行う」と言うのかそのための構成が不明瞭である。』(当審拒絶理由の「一」の「2」の「2-3」の「B」)

(2)発明の詳細な説明の記載について
『 発明の詳細な説明の記載は不明瞭であり、当業者が実施できる程度に明確且つ十分に記載されていない。』(当審拒絶理由の「一」の「3」)

《指摘事項4》
『 遅延回路130、リストア回路126及び図4の第2の自動リフレッシュバーストリフレッシュモード回路132の動作の説明が不明瞭であり、そしてこれらの組み合わせに基づく動作の技術的意義が不明瞭である。
そして、各請求項の構成と発明の詳細な説明に説明されている実施例との対応の説明が不明瞭であるので、本願の発明の詳細な説明は当業者が実施できる程度に記載されているものとは認められない。
(中略)
また、遅延回路130の回路が図3に、そしてその説明が段落【0077】、【0078】に記載されているが、図3記載の回路動作の説明が不明瞭である。
(キャパシタ255の端子電圧を出力するMOSインバータの出力と、定電流源244への制御信号を出す(φSH入力端子からの信号を伝達している)MOSインバータの出力とが同一の線に接続されているが、2つのMOSインバータの出力同士が接続される構成では一方のインバータの出力電流が他方のインバータに流れ込み、電源が短絡する。そして、そのときの論理が確定しないので、回路動作が不明瞭である。
そして、前記同一の線が後段の全MOSのゲートに接続されている回路構成となっているが、この遅延回路全体の動作が不明瞭であり、遅延回路の動作が不明瞭である。
段落【0078】には「遅延回路130には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。」と記載されているが、この記載によると「その短絡プロセスの完了まで」と「短絡の開始まで」とに十分な時間が与えられたことを検出できるものであるが、それはどのようにしてなされるのか説明が不明瞭である。図8の動作では開始については関係していない。
(中略)
したがって、各請求項の係る発明について発明の詳細な説明の記載が不明瞭である。』(当審拒絶理由の「一」の「3」の「3-3」)

《指摘事項5》
『 発明の詳細な説明の記載は、特許請求の範囲に記載の各請求項に係る発明との対応関係が不明瞭であり、当業者が該発明の実施をすることができる程度に明確且つ十分に記載されていない。また、技術的意義が不明確である。』(当審拒絶理由の「一」の「4」)
『請求項1-9に関して
「前記プリチャージサイクルはクロック信号に関連して行われ、・・・適切な遅延時間を与える」に関連する構成及び動作の説明が不明瞭である。
出願当初の発明の詳細な説明において「遅延回路」の記述は「遅延回路130」しかなく、そして「遅延回路130」の出力は、発明の詳細な説明及び図面の記載によると、短絡クロック回路の出力信号φSHの立ち下がり(短絡終了)で立ち上がり、短絡クロック回路の出力信号φSHの立ち上がり(短絡開始)では遅延して立ち下がるものであり(段落【0077】)、したがって、請求項1の構成「クロック信号を遅延して得られる信号」と対応していない。また、「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である。
(中略)
したがって、請求項1-9に係る発明の詳細な説明は当業者が実施できる程度に記載されていない。』(当審拒絶理由の「一」の「4-1」)

《指摘事項6》
『 請求項10-16についても、「前記内部検出を、遅延回路を利用することによって、より正確に行う」、「前記リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」、「リフレッシュ検出回路は、リフレッシュの終了を、遅延回路を利用することによって、より正確なタイミングで行う」に関する発明の詳細な説明が不明瞭であり、当業者が実施できる程度に記載されていない。(この記載は目的の記載であり、そのための構成の説明が不明瞭である。そして「より正確」がどのような構成に対してどのように正確となるのか説明がない。また、出願当初の明細書に記載のないものである。)』(当審拒絶理由の「一」の「4-2」)

(3)なお、当審拒絶理由の 1)は、「1)本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第36条第4項及び第6項に規定する要件を満たしていない。」として、審判請求人に対して拒絶の理由が通知されたものであるが、拒絶の理由の具体的な指摘において「2、特許請求の範囲の各請求項の記載は、その発明が明確でない。」という記述からみて、上記「特許法第36条第4項及び第6項」の記述は、特許法第36条第5項を含んだ「特許法第36条第4項乃至第6項」の誤記であることは明らかである。そして、審判請求人も、当審拒絶理由の 1)は、特許法第36条第5項を含んだ特許法第36条第4項乃至第6項に違反しているものとして拒絶の理由が通知されたと認識して、意見書及び補正書を提出していることは明らかなので、審判請求人には、特許法第36条第4項乃至第6項に違反しているとした、拒絶の理由が通知されたものとして取り扱うこととする。

3.明細書の記載
(1)特許請求の範囲の記載
前記当審拒絶理由の通知に対して、平成14年6月12日付けの手続補正により補正された請求項の記載は、以下のとおりである。(下線は、当該手続補正書に補正箇所として表記されたものである。)

【請求項1】 時々リフレッシュが必要なメモリセルからなる複数のロウを含み、アクティブサイクルおよびプリチャージサイクルからなる一連のシーケンスに従って動作するメモリ回路のリフレッシュ方法であって、バーストリフレッシュモードに入るステップと、アクティブサイクルを実行するステップと、プリチャージサイクルの開始と次のアクティブサイクルの開始とを行うステップと、内部カウンタからリフレッシュに用いるアドレスを与えるステップとを含むと共に、アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、この遅延された信号によってプリチャージサイクルの開始と次のアクティブサイクルの開始の間に適切な遅延時間を与えることを特徴とするダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項2】 前記内部カウンタからアドレスを与えるステップは、さらに、メモリの通常の動作モードの場合よりも多くのリフレッシュ対象ロウを選択するための可変ロウ選択機能を用いるステップを有し、各サイクルにおいて、通常のモードで普通にリフレッシュされるロウよりも多くのロウがリフレッシュされることを特徴とする請求項1記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項3】 前記バーストリフレッシュモードに入るステップは、前記メモリ回路への1またはそれ以上の入力に関する1組の所定の条件を検出するステップを含むことを特徴とする請求項1記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項4】 前記検出ステップは、アドレスビット、カラムアドレス信号およびライトイネーブル信号の相互間に前記所定の条件を検出するステップを含むものであることを特徴とする請求項3記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項5】 前記アクティブサイクルを行うステップは、前記の一連のシーケンスで用いられる電気信号の条件を検出しこれが前記所定の条件を満たすか否かを決定し、次のアクティブサイクルの開始を行うステップを含むことを特徴とする請求項1記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項6】 前記メモリはメモリのセンスアンプをラッチするためのラッチ信号を使用し、前記条件は前記ラッチ信号の電圧レベルであることを特徴とする請求項5記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項7】(補正前の請求項8に対応) 前記クロック信号はプリチャージ中に前記メモリのビット線を短絡するのに用いられる短絡クロック信号を含み、前記プリチャージサイクルのタイミングを取るステップは前記短絡クロック信号を受信しそれに基づき、前記短絡クロック信号を遅延し、前記遅延して得られた信号としてを出力することを特徴とする請求項1記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項8】(補正前の請求項9に対応) メモリ回路の前記すべてのロウがリフレッシュされるようにすべくバーストリフレッシュモードサイクルの数をカウントするステップを含むことを特徴とする請求項1記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項9】(補正前の請求項10に対応) 集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るための条件を検出するステップを含み、
前記条件が検出された場合に、自動リフレッシュ動作を起動する自動リフレッシュ信号(AREF)を生成するステップと、この自動リフレッシュ信号が生成された場合に、内部アドレス信号(ADD)を内部的に生成しこの信号に基づき1またはそれ以上のロウをリフレッシュするステップと、前記1またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出するステップと、前記内部生成および内部検出を、メモリ全体がリフレッシュされるまで繰り返すステップとを含むと共に、前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことを特徴とするダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項10】(補正前の請求項11に対応) 前記繰り返しステップは、リフレッシュされたロウの数(カウント値)を表示し、すべてのロウがリフレッシュされたときに前記バーストリフレッシュモードを終了するステップを含むことを特徴とする請求項9記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項11】(補正前の請求項12に対応)前記表示ステップは、前記自動リフレッシュ信号が生成された回数をカウントするステップを含むことを特徴とする請求項10記載のダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項12】(補正前の請求項13に対応) 集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るステップと、
バーストリフレッシュモード中、同一の集積回路にアドレスを与え、与えられたアドレスを用いてリフレッシュ動作を行うステップと、
前記バーストリフレッシュモード中、前記集積回路の入力ピンに与えられるアドレスを無視するステップと、を含むと共に、前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことを特徴とするダイナミックランダムアクセスメモリのリフレッシュ方法。
【請求項13】(補正前の請求項14に対応) (略)
【請求項14】(補正前の請求項15に対応) (略)
【請求項15】(補正前の請求項16に対応) (略)

(2)発明の詳細な説明の記載
クロック信号という用語に関連する記載としては、発明の詳細な説明には次のように記載されている。

(a)「このDRAM100は、…短絡クロックを生成するプリチャージ回路120と、…RASバッファ102に作用して新たな内部/RAS信号を生成させるバーストリフレッシュモード回路に相当する。(段落【0057】)」
(b)「RASバッファ102からの/RAS′信号は、プリチャージ回路120へも入力される。…プリチャージ回路120は、次に、プリチャージクロック信号φP をアクティブにすることでセンスアンプの中のアレイを非短絡状態にし、センシングを開始できる状態にする。(段落【0062】)」
(c)「プリチャージ回路120からのプリチャージクロック信号φP は、図1においてセンスクロック回路122への入力として示されている。ワード線信号WLもセンスクロック回路122に入力され、これによりセンス信号φS が出力されて、ラッチPおよびラッチN(LP/LN)生成回路124に入力される。(段落【0063】)」
(d)「望ましくは、ラッチP信号は、リストア終了信号RFを出力するリストア回路126に入力される。…すなわち、ラッチPが十分ハイレベルになると、リストア回路126は、RFクロックを放つ(終了クロックをリストアする)ことができることを検知し、その情報を後述するバーストリフレッシュモードロジックに送る。ラッチPはセンスアンプをラッチするクロックであるため、リストア回路126は、リストアが終了したものと判断する。そして、センスアンプがラッチされると、そのレベルがセルに書き戻される。もしも、(ラッチPの)そのレベルが十分ハイレベルであれば、(そのロウに対する)リストアは終了したものとみなすことができる。(段落【0065】)」
(e)「リストア終了信号RFは、…図1の第1の自動リフレッシュバーストリフレッシュモード回路136および第2の自動リフレッシュバーストリフレッシュモード回路132に入力される。前記のLP/LN生成回路124は、短絡クロック回路128から信号を受信する。この回路128への入力には、アドレスバッファ104からのアドレス信号ADD、プリチャージ回路120からのプリチャージタイミング信号φP 、およびロウデコーダ108からのワード線信号WLが含まれている。短絡クロック回路128は、クロックφP が非アクティブ状態になって特定のメモリブロックの固有のアドレスが有効になったときに“短絡”クロック信号φSHをオフするのに必要なロジックとドライバとを備えている。短絡クロック回路128はまた、WL入力のレベルを検出してφSHをオンさせる制御を行う。“短絡”クロック信号φSHは、LP/LN生成回路124、センスアンプ110、および遅延回路130に入力される。(段落【0066】)」
(f)「遅延回路130は遅延短絡信号DφSHを出力し、…第1の自動リフレッシュバーストリフレッシュモード回路136である。遅延回路130は、ビット線とラッチクロックとが均衡するよう調整する。…バーストリフレッシュモード論理回路134からのバーストリフレッシュモードバー信号BRMBは、第2の自動リフレッシュバーストリフレッシュモード回路132をアクティブ状態にさせる。(段落【0067】)」
(g)「図1の下方にはバーストリフレッシュモードエントリ回路140が示されている。…これらは、バーストリフレッシュモードエントリ回路140への4つの異なったクロックのうちの2つである。バッファ142および144は基本的に、TTLレベルを内部での使用に合ったCMOSレベルに変換する。(段落【0069】)」
(h)「さて、システムは、次のロウ選択のためにプリチャージを行う。信号/RAS′はハイレベルになり、システムは同様のクロックロジックに従って移行し、この動作を繰り返す。これにより、信号DφSHは、プリチャージサイクルが終了し、今度は次のアクティブサイクルを開始する必要がある旨をシステムに通知する。このようにして、システムはプリチャージサイクルを自動的に実行する。(段落【0073】)」
(i)「第1の自動リフレッシュバーストリフレッシュモード回路136は、…本発明は、この特別な回路がなくとも実施し得る。この回路は、クロック信号TOG(トグルビット)と、バッテリーバックアップモードロジックから与えられるバッテリーバックアップモード信号BBUMとを受信するように図示されている。第1の自動リフレッシュバーストリフレッシュモード回路136は、…自動リフレッシュクロック信号を用いることができるであろう。(段落【0074)」
(j)「図3は、φSH遅延ブロックとしての遅延回路130を表したものである。この回路は、短絡クロックφSHを入力ノード220に受けて、出力ノード222から遅延信号D/φSHを出力する。…図3で、定電流源224内には、MOSキャパシタ225と抵抗226が示されている。(段落【0077】)」
(k)「遅延回路130には、…検出するという機能がある。…VCCが非常に高いときには、ビット線とラッチクロックを均衡させるには長時間を要する。…このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである。(段落【0078】)」
(l)「信号BRM INITは、…いくつのロウが選択されたかをカウントする。…このように、システムはカウンタを駆動するためのクロックを有しない。というより、RFおよびDφSHの状態変化の回数に基づき、自動リフレッシュサイクルの生じた回数をカウントするのである。(段落【0086】)」
(m)「バーストリフレッシュモード初期化信号BRM INITはBRM信号を起動する。…内部信号/RAS′は、図8(h),(i)および(k)に示すように、プリチャージクロック信号φP を非アクティブにさせる内部アドレス信号ADDを起動し、これをアクティブにする。(段落【0089】)」
(n)「内部アドレス信号ADDは、図8(i),(j)に示すように、ワード線信号WLをアクティブにさせる。ワード線信号WLは、図8(j), (m)に示すように、センスクロック信号φS をアクティブにさせる。内部アドレス信号ADDは、図8(i),(l)に示すように、短絡クロック信号φSHを非アクティブにさせる。短絡クロック信号φSHは、図8(l),(r)に示すように、遅延短絡信号DφSHを非アクティブにさせる。(段落【0090】)」
(o)「センスクロック信号φS は、図8(n),(o)に示すように、ラッチドライバ信号LNおよびLPをアクティブ状態にさせる。両ラッチ信号LNおよびLPは、ビット線・ビット線バー信号BL/BLBをアクティブにさせる。LP信号は、図8(o),(q)に示すように、リストア終了信号RFをアクティブにさせる。リストア終了信号RFは、図8(g),(q)に示すように、自動リフレッシュ信号AREFを非アクティブにさせる。(段落【0091】)」
(p)「図8(g),(h)に示すように、非アクティブとなった自動リフレッシュ信号AREFは内部信号/RAS′を非アクティブにさせる。非アクティブになった内部信号/RAS′は、図8(h),(i)および(k)に示すように、内部アドレス信号ADDを非アクティブにさせると共に、プリチャージクロック信号φP をアクティブにさせる。図8(j),(k)に示すように、アクティブになったプリチャージクロック信号φP はWLを非アクティブにさせる。そして、WLは、図8(j),(m)に示すように、センスクロック信号φS を非アクティブにさせる。短絡クロック信号φSHは、図8(l), (q)に示すように、リストア終了信号RFを非アクティブにさせる。(段落【0092】)」
(q)「非アクティブのワード線信号WLはまた、図8(j),(l)に示すように、短絡クロック信号φSHをアクティブにさせる。アクティブになった短絡クロック信号φSHは、図8(l),(n),(o),(p)および(r)に示すように、ラッチ信号LN,LP、およびビット線・ビット線バー信号BL・BLBを非アクティブにさせると共に、遅延短絡クロック信号DφSHをアクティブにさせる。アクティブとなった遅延短絡クロック信号DφSHは、図8(g),(r)に示すように、自動リフレッシュ信号AREFをアクティブにさせる。(段落【0093】)」
(r)「本実施例における自動実行という特徴によって、バーストリフレッシュモードでのリフレッシュに必要な時間を削減することができる。これにより、回路は、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンの必要性を排除しつつ、可能な限り速く動作することができる。これらの2つの事項によって、従来のDRAMリフレッシュサイクルよりも約15%短縮される。(段落【0096】)」
(s)「【発明の効果】
以上説明したように、本発明によれば、バーストリフレッシュモードサイクルを創設し、リフレッシュすべきロウの選択に用いるアドレスを外部から与えられる信号でなくリフレッシュカウンタにより与えることとしたので、通常のアクセスサイクルよりも高速になるという効果がある。すなわち、自動実行という特徴を備えることによって、バーストリフレッシュモードでのリフレッシュに必要な時間を削減することができ、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンを排除しつつ、高速動作が可能となる。(段落【0100】)」

また、図3に記載されている遅延回路に関しては、発明の詳細な説明は次のように記載されている。

(イ)「遅延回路130は遅延短絡信号DφSHを出力し、図1に示す2つの自動リフレッシュバーストリフレッシュモード(“ABRM”)回路のうちの1つである第2の自動リフレッシュバーストリフレッシュモード回路132に入力する。もう一方のABRM回路は第1の自動リフレッシュバーストリフレッシュモード回路136である。遅延回路130は、ビット線とラッチクロックとが均衡するよう調整する。短絡に長時間を要するような高い動作温度あるいは高い動作電圧の下では、回路の遅延量は大きくなることに注意する必要がある。したがって、遅延によって、LNおよびLP線並びにビット線対をプリチャージするのに適切な時間が与えられる。第2の自動リフレッシュバーストリフレッシュモード回路132は、さらにいくつかの入力信号を受信する。すなわち、バーストリフレッシュモード論理回路134からの信号、リストア回路126からのリストア終了信号RF、およびバッテリーバックアップ信号BBUMである。第2の自動リフレッシュバーストリフレッシュモード回路132は、自動リフレッシュ信号AREF(場合によってAUTO REFとも記述する)をRAS回路102およびバーストリフレッシュモード論理回路134に供給する。バーストリフレッシュモード論理回路134からのバーストリフレッシュモードバー信号BRMBは、第2の自動リフレッシュバーストリフレッシュモード回路132をアクティブ状態にさせる。(段落【0067】)」
(ロ)「図3は、φSH遅延ブロックとしての遅延回路130を表したものである。この回路は、短絡クロックφSHを入力ノード220に受けて、出力ノード222から遅延信号D/φSHを出力する。本実施例において、このことは、入力を得てこれをφSHの立ち上がりエッジで遅延することにより行われ、約10ナノ秒後にD/φSHが立ち下がるように遅延される。遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源224とRC遅延回路と組合せで行っている。図3で、定電流源224内には、MOSキャパシタ225と抵抗226が示されている。(段落【0077】)」
(ハ)「遅延回路130には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。したがって、このような回路を用いて、変化する条件を検知するようにすることが望ましい。VCCが非常に高いときには、ビット線とラッチクロックを均衡させるには長時間を要する。φSHがハイレベルになる前の電圧差はVCCが低いときよりも大きいからである。また、回路の動作温度が上昇しているときも、この均衡には長時間を要する。遅延回路130は、高いVCCまたは/および高い動作温度の場合には、長い遅延を与えるのである。このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである。(段落【0078】)」


4.請求人の主張
平成14年6月12日付けの手続補正と同時に提出された意見書中で、前々項2.で摘記した各《指摘事項》に関するの請求人の主張は、概ね、当審拒絶理由で指摘された点について補正したので明瞭になった旨の説明で構成されているが、それ以外で各《指摘事項》に関する主張と考えられる主な箇所を摘記すると、以下のようになる。

a)《指摘事項1》に関連して、
『 なお、「発明の詳細な説明における動作を見ると、幾つかの「クロック」があるが、それらは回路システム全体をそれに同期して動かすものではなく、単にシステムの一要素の制御信号にすぎず、「クロック」と呼ぶ技術的意義が不明確である」との指摘がなされたが、当業者であれば、発明の詳細な説明における動作は、基本的に単一のクロックの供給で動作できるものであることは明らかである。この単一のクロックから派生した信号をトランジスタのゲートに与えることによって、全体としての同期が図られている。一般的にクロックにはスキューが伴い、常にスキューを考慮して同期制御を行うが、スキューがあるからといって、回路システム全体を1つのクロックに同期して動かすものではないとはいえない。この発明では、遅延回路をプリチャージサイクルの終了タイミングを決定するクロックのインスタンスに介在させたことが特徴である。』(意見書P.6第13-24行)
b)《指摘事項2》に関連して、
『「「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出・・・の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない」との指摘があった。「遅延回路を利用しない場合に比較して」という挿入を行った。ここでは、遅延回路によって、外部からクロックを与えた場合に温度と電圧の動作範囲にわたって要求されるクロックマージンを排除しつつ、高速動作が可能となった。 つまり、遅延回路によって、リフレッシュ完了のずれを補正しているのである。
(中略)
検出とは、VCCや動作温度によって、遅延回路の遅延時間が適切に変化することを表現したものである。例えば、[0078]の記載は次の通りである。(以下、略)』(意見書P.10第17行-P.11第17行)
c)《指摘事項3》に関連して、
「これは、やはりVCCや動作温度によって、遅延回路の遅延時間が適切に変化することを表現したものである。」(意見書P.11第29行-P.12第1行)
d)《指摘事項4》及び遅延回路130の動作に関連して、
「2つ以上のMOSインバータの出力同士が接続される構成は多くある。問題となるのは、極性が逆となり得る場合のみである。指摘の部分は、同一極性なので、問題は無い。なお、遅延時間の間では、比例型のロジックで機能する。
(中略)
やはり、[0078]の「VCCが非常に高いときには、・・・長時間を要する。・・・また、回路の動作温度が上昇しているときも、この均衡には長時間を要する。遅延回路130は、高いVCCまたは/および高い動作温度の場合には、長い遅延を与えるのである。このように、本実施例では、φSHの状態を検出して遅延量を割り当てるための回路を設けているのである」という記載に注目されたい。つまり、状況の変化を検出して、遅延時間の変化として出力するという意味である。ビット線とラッチ線の相互の短絡の開始を検出するという機能というのは正確でないかもしれない。遅延回路130が、ビット線とラッチ線の相互の短絡の開始を検出するとは、それによって時間を計測する開始時間を決めるといった意味がある。 また、「遅延回路130は、・・・短絡クロック信号φSHそのものを遅延しているものでないので、請求項1でいう「クロック信号を遅延して得られる」とは対応していない。」 との指摘があった。段落[0077]では、「短絡クロックφSHを入力ノード220に受けて、出力ノード222から遅延信号D/φSHを出力する」と記載されているので、短絡クロック信号φSHそのものを遅延しているものである。指摘の意図が理解できない。記載内容は、常に機能と実態の背景で、一意に特定される。」(意見書P.18第4行-P.19第2行)e)《指摘事項5》に関連して、
『遅延して立ち下がるので、遅延して得られる信号である。記載されている技術内容、技術思想から、何ら不明確となるものではない。 また、「「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である また遅延短絡信号DφSHを作る技術的意義は、遅延回路の出力DφSHがロウになるとき、「プリチャージサイクルが終了し、今度は次のアクティブサイクルを開始する必要がある旨をシステムに通知する。」(段落[0073])と記載されているように、次のアクティブサイクルの開始(もしくはプリチャージサイクルの終了)のタイミングにしか関係していない。』(意見書P.19第25行-P.20第3行)
f)《指摘事項6》に関連して、『「遅延回路を利用しない場合に比較して」と明記した。』(意見書P.22第1行)



5.当審の判断
5-1.特許請求の範囲の記載について
(1)《指摘事項1》について
《指摘事項1》は、平成14年6月12日付けの手続補正により、請求項7が削除されたので、補正後の請求項1、及び、請求項1を引用する請求項2ないし6,請求項7(補正前の請求項8に対応),請求項8(補正前の請求項9に対応)に関するものである。
まず、補正後の請求項1について、当審拒絶理由で指摘したところの、前記《指摘事項1》2)の『「プリチャージサイクルはクロック信号に関連して行われ」とは「プリチャージサイクル」の何がどんな「クロック信号」にどのように関連して行われるのか構成が明確でない。』の記載不備が解消されたか否かを検討する。

補正後の請求項1には、「…アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、…」(下線は、補正書に補正箇所として表記されたものである。)と記載されていることから、「アクティブサイクル及び前記プリチャージサイクル」のタイミングを取るための「クロック信号」は、「遅延回路」によって「遅延」される前の信号であると一応解釈することができる。
ここで、本願発明の動作を説明する図8の記載を参酌すると、「遅延回路」によって「遅延」される以前の信号は、(l)の短絡クロック信号信号φSHであることは明らかであり、また、図8の記載から、アクティブサイクルとプリチャージサイクルを規定しているのは、(h)のRAS′バー信号であるので、請求項1の「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、」るためには、この(h)のRAS′バー信号の立ち上がり及び立ち下がりが、(l)の短絡クロック信号信号φSHによって制御されていることが必要であるが、図8を参照しても、(h)で示されるRAS′バー信号の立ち上がり及び立ち下がりが、(l)で示される短絡クロック信号信号φSHによって制御されているとは認められない。
さらに、発明の詳細な説明を参酌しても、クロック信号という用語に関する記載がなされている個所として摘記した、前々項3.(2)の(a)〜(s)には、請求項1の「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ」ることを具体的に説明している記載個所は見あたらない。
したがって、補正後の請求項1については、《指摘事項1》2)の指摘箇所に対応する「プリチャージサイクルはクロック信号によりタイミングを取りながら行われ」の箇所の記載については、発明の詳細な説明及び図面を参酌しても、「プリチャージサイクル」の何がどんな「クロック信号」によりどのようにタイミングを取りながら行われるのか、という構成が明確ではなく、当審拒絶理由で指摘したところの、前記《指摘事項1》2)の記載不備は、依然として解消していない。

次に、補正後の請求項1について、同じく当審拒絶理由で指摘したところの、前記《指摘事項1》3)の『「前記プリチャージサイクルはクロック信号に関連して行われ、前記プリチャージ信号自動実行ステップは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、」ることで「これによってプリチャージサイクルのアクティブ化と次のアクティブサイクルの開始のタイミングに適切な遅延時間を与える」ことが達成できる構成が不明瞭である。』の記載不備が解消されたか否かを検討する。

拒絶の理由の通知を受けて補正した請求項1には、「…前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ、この遅延された信号によってプリチャージサイクルの開始と次のアクティブサイクルの開始の間に適切な遅延時間を与えること…」(下線は、補正書に補正箇所として表記されたものである。)と明記されていて、「遅延回路」で遅延された信号によって、「プリチャージサイクルの開始」と次の「アクティブサイクルの開始」との間に「適切な遅延時間」を与えることが、補正後の請求項1の発明の構成として欠くことのできない事項となっている。
ここで、遅延回路の好適な実施例を示すとされる図3、及び、発明の詳細な説明を参酌すると、遅延回路に関しては、前々項3.(2)の(イ)、(ロ)及び(ハ)で摘記したように、明細書の段落【0067】、【0077】及び【0078】に記載がなされているだけである。ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源224とRC遅延回路と組合せで行っている。図3で、定電流源224内には、MOSキャパシタ225と抵抗226が示されている。」(段落【0077】)と記載されており、遅延の特性として「遅延回路130は、高いVCCまたは/および高い動作温度の場合には、長い遅延を与える」(段落【0078】)と記載されているものの、遅延回路の構成に基づく回路動作が説明されておらず、遅延回路がどのように動作して、プリチャージサイクルの開始と次のアクティブサイクルの開始との間に「適切な遅延時間」を与えることができるのか明確でない。
したがって、補正後の請求項1については、《指摘事項1》3)で指摘した構成に対応する「前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることで「この遅延された信号によってプリチャージサイクルの開始と次のアクティブサイクルの開始の間に適切な遅延時間を与える」ことを達成するための構成が、依然として明確ではないので、当審拒絶理由で指摘したところの、前記《指摘事項1》3)の記載不備は、依然として解消していない。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項1》に関して、前項4.a)の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項1》2)及び3)で指摘した構成が明確でない点が解消されるものでないことは明らかである。

即ち、補正後の請求項1は、発明の構成が明確ではなく、発明の構成に欠くことができない事項のみが記載されているとは、認められない。

(2)《指摘事項2》について
《指摘事項2》は、平成14年6月12日付けの手続補正により、請求項7が削除されたので、当該補正後の請求項9(補正前の請求項10に対応)ないし11(補正前の請求項12に対応)に関するものである。
そこで、補正後の請求項9について、当審拒絶理由で指摘したところの、前記《指摘事項2》の、『「前記内部検出を、遅延回路を利用することによって、より正確に行う」は、前記内部検出(1またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出)の構成がどのように遅延回路を利用しているのか、そして、「より正確に行う」が意味する構成がどのようなものか明確でない。(略)』の記載不備が解消されたか否かを検討する。

補正後の請求項9には、
「集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るための条件を検出するステップを含み、前記条件が検出された場合に、自動リフレッシュ動作を起動する自動リフレッシュ信号(AREF)を生成するステップと、この自動リフレッシュ信号が生成された場合に、内部アドレス信号(ADD)を内部的に生成しこの信号に基づき1またはそれ以上のロウをリフレッシュするステップと、前記1またはそれ以上のロウのリフレッシュがいつ完了したかを内部的に検出するステップと、前記内部生成および内部検出を、メモリ全体がリフレッシュされるまで繰り返すステップとを含むと共に、前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことを特徴とするダイナミックランダムアクセスメモリのリフレッシュ方法。」(下線は、補正書に補正箇所として表記されたものである。)
と記載されていて、「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」が、補正後の請求項9の発明の構成として欠くことのできない事項となっている。
ここで、請求項の記載のみでは、当該箇所の技術的な意義を明確に把握することができないため、遅延回路の好適な実施例を示すとされる図3、及び、発明の詳細な説明を参酌すると、遅延回路に関しては、前々項3.(2)の(イ)、(ロ)及び(ハ)で摘記したように、明細書の段落【0067】、【0077】及び【0078】に記載がなされているだけである。ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源224とRC遅延回路と組合せで行っている。図3で、定電流源224内には、MOSキャパシタ225と抵抗226が示されている。」(段落【0077】)と記載されており、遅延の特性として「遅延回路130は、高いVCCまたは/および高い動作温度の場合には、長い遅延を与える」(段落【0078】)と記載されているものの、遅延回路の構成に基づく回路動作が説明されておらず、この記載を参酌しても、遅延回路がどのように動作して、リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことができるのか、が不明である。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項2》に関して、前項4.b)の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項2》で指摘した構成が明確でない点が解消されるものでないことは明らかである。

したがって、《指摘事項2》の指摘事項に対応した補正後の請求項9の「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」の箇所の記載は、発明の構成が依然として明確ではなく、補正後の請求項9においては、発明の構成に欠くことができない事項のみが記載されているとは、認められない。

(3)《指摘事項3》について
《指摘事項3》は、平成14年6月12日付けの手続補正により、請求項7が削除されたので、当該補正後の請求項12(補正前の請求項13に対応)に関するものである。
そこで、補正後の請求項12について、当審拒絶理由で指摘したところの、前記《指摘事項3》の、『リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」は「遅延回路を」どのように「利用することによって、リフレッシュ動作をより正確なタイミングで行う」か構成が不明確である。また、何をもって「より正確なタイミングで行う」と言うのかそのための構成が不明瞭である。』
の記載不備が解消されたか否かを検討する。

当審拒絶理由の通知を受けて補正された請求項12には、
「集積回路メモリのリフレッシュ方法であって、
バーストリフレッシュモードに入るステップと、
バーストリフレッシュモード中、同一の集積回路にアドレスを与え、与えられたアドレスを用いてリフレッシュ動作を行うステップと、
前記バーストリフレッシュモード中、前記集積回路の入力ピンに与えられるアドレスを無視するステップと、を含むと共に、前記リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことを特徴とするダイナミックランダムアクセスメモリのリフレッシュ方法。」(下線は、補正書に補正箇所として表記されたものである。)
と記載されていて、「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」が、補正後の請求項12の発明の構成に欠くのとのできない事項となっている。
ここで、請求項の記載のみでは、当該箇所の技術的な意義を明確に把握することができないため、遅延回路の好適な実施例を示すとされる図3、及び、発明の詳細な説明を参酌すると、前項(2)での検討と同様に、明細書の段落【0067】、【0077】及び【0078】の記載では、遅延回路がどのように動作して、リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うことができるのか、が不明である。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項3》に関して、前項4.c)の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項3》で指摘した構成が明確でない点が解消されるものでないことは明らかである。
したがって、《指摘事項3》の指摘事項に対応した補正後の請求項12の「リフレッシュに先立つプリチャージの終了タイミングが、遅延回路を利用することによって、遅延回路を利用しない場合に比較して、より正確に行うこと」の箇所の記載は、発明の構成が依然として明確ではなく、補正後の請求項12においては、発明の構成に欠くことができない事項のみが記載されているとは、認められない。

5-2.発明の詳細な説明の記載について
(4)《指摘事項4》について
次に、当審拒絶理由で指摘したところの、前記《指摘事項4》の、『遅延回路130、リストア回路126及び図4の第2の自動リフレッシュバーストリフレッシュモード回路132の動作の説明が不明瞭であり、そしてこれらの組み合わせに基づく動作の技術的意義が不明瞭である。
そして、各請求項の構成と発明の詳細な説明に説明されている実施例との対応の説明が不明瞭であるので、本願の発明の詳細な説明は当業者が実施できる程度に記載されているものとは認められない。
(中略)
また、遅延回路130の回路が図3に、そしてその説明が段落【0077】、【0078】に記載されているが、図3記載の回路動作の説明が不明瞭である。
(キャパシタ255の端子電圧を出力するMOSインバータの出力と、定電流源244への制御信号を出す(φSH入力端子からの信号を伝達している)MOSインバータの出力とが同一の線に接続されているが、2つのMOSインバータの出力同士が接続される構成では一方のインバータの出力電流が他方のインバータに流れ込み、電源が短絡する。そして、そのときの論理が確定しないので、回路動作が不明瞭である。
そして、前記同一の線が後段の全MOSのゲートに接続されている回路構成となっているが、この遅延回路全体の動作が不明瞭であり、遅延回路の動作が不明瞭である。
段落【0078】には「遅延回路130には、ビット線とラッチ線の相互の短絡の開始、およびその短絡プロセスの完了まで十分な時間を与えられたことを検出するという機能がある。」と記載されているが、この記載によると「その短絡プロセスの完了まで」と「短絡の開始まで」とに十分な時間が与えられたことを検出できるものであるが、それはどのようにしてなされるのか説明が不明瞭である。図8の動作では開始については関係していない。』と指摘した記載不備が解消されたか否かを検討する。

図3に示されている遅延回路130に関する説明は、発明の詳細な説明の段落【0067】、段落【0077】及び段落【0078】に記載されているだけである。ここでは、定電流源224の回路の動作説明が全くなされておらず、MOSキャパシタ225がどのような作用をするのかという点についても説明がなされていない。即ち、発明の詳細な説明には、遅延回路の構成に基づく回路動作が具体的に説明されていないということができる。このため、段落【0067】に記載されている「遅延回路130は、ビット線とラッチクロックとが均衡するよう調整する。短絡に長時間を要するような高い動作温度あるいは高い動作電圧の下では、回路の遅延量は大きくなることに注意する必要がある。したがって、遅延によって、LNおよびLP線並びにビット線対をプリチャージするのに適切な時間が与えられる。」という動作特性並びに作用を有する遅延回路を実現することは、当業者といえども困難であるといえる。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項4》に関して、前項4.d)の説明を行なっているが、当該説明は遅延回路の概要の機能的説明に留まる内容のものであり、上記検討のとおり、この説明を勘案しても前記《指摘事項4》で指摘したところの記載不備が解消されるものでないことは明らかである。

したがって、上記のような動作特性並びに作用を有する遅延回路が実現できなければ各請求項の発明を実施することができないことは明らかであるので、当審拒絶理由で指摘したところの、前記《指摘事項4》の記載不備は、依然として解消していない。

(5)《指摘事項5》について
次に、当審拒絶理由で指摘したところの、前記《指摘事項5》は、『前記プリチャージサイクルはクロック信号に関連して行われ、・・・適切な遅延時間を与える」に関連する構成及び動作の説明が不明瞭である。
出願当初の発明の詳細な説明において「遅延回路」の記述は「遅延回路130」しかなく、そして「遅延回路130」の出力は、発明の詳細な説明及び図面の記載によると、短絡クロック回路の出力信号φSHの立ち下がり(短絡終了)で立ち上がり、短絡クロック回路の出力信号φSHの立ち上がり(短絡開始)では遅延して立ち下がるものであり(段落【0077】)、したがって、請求項1の構成「クロック信号を遅延して得られる信号」と対応していない。また、「クロック信号」が他の信号だとしても発明の詳細な説明及び図面との対応が不明瞭である。
(中略)
したがって、請求項1-9に係る発明の詳細な説明は当業者が実施できる程度に記載されていない。』
というものであるが、これについては、既に前記(1)の「《指摘事項1》について」の項で検討したとおりであって、本願発明の動作を説明する図8の記載を参酌しても、「アクティブサイクル及び前記プリチャージサイクルはクロック信号によりタイミングを取りながら行われ、前記プリチャージサイクルの終了のタイミングは、遅延回路を介することによって、前記クロック信号を遅延させて得られた信号に同期して行われ」ることを達成するための「クロック信号」、即ち、請求項1に記載された発明の「クロック信号」が、発明の詳細な説明に記載されているとは認められず、この「クロック信号」が実現できなければ補正後の請求項1-8(補正前の請求項9に対応)の各請求項の発明を実施することができないことは明らかである。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項5》に関して、前項4.e)の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項5》で指摘した構成が明確でない点が解消されるものでないことは明らかである。
したがって、当審拒絶理由で指摘したところの、前記《指摘事項5》の記載不備は、依然として解消していない。

(6)《指摘事項6》について
次に、当審拒絶理由で指摘したところの、前記《指摘事項6》の、請求項10-16に関連して、
『「前記内部検出を、遅延回路を利用することによって、より正確に行う」、「前記リフレッシュ動作を、遅延回路を利用することによって、より正確なタイミングで行う」、「リフレッシュ検出回路は、リフレッシュの終了を、遅延回路を利用することによって、より正確なタイミングで行う」に関する発明の詳細な説明が不明瞭であり、当業者が実施できる程度に記載されていない。(この記載は目的の記載であり、そのための構成の説明が不明瞭である。そして「より正確」がどのような構成に対してどのように正確となるのか説明がない。また、出願当初の明細書に記載のないものである。)』
と指摘した記載不備が解消されたか否かを検討する。

図3の遅延回路の動作を説明していると認められる、段落【0067】、段落【0077】及び段落【0078】の記載を参照しても、ここには、遅延のための構成として、「遅延は信号を連続したインバータを通過させることで可能であるが、本実施例では、定電流源224とRC遅延回路と組合せで行っている。図3で、定電流源224内には、MOSキャパシタ225と抵抗226が示されている。」(段落【0077】)と記載されており、遅延の特性として「遅延回路130は、高いVCCまたは/および高い動作温度の場合には、長い遅延を与える」(段落【0078】)と記載されているものの、遅延回路の構成に基づく回路動作が具体的に説明されておらず、遅延回路がどのように動作して、リフレッシュの終了を、より正確なタイミングで行うことができるのか依然として明りょうでない。そして、このような作用を行う「遅延回路」が実現できなければ補正後の請求項9-15(補正前の請求項10-16に対応)の各請求項の発明を実施することができないことは明らかである。

なお、請求人は、平成14年6月12日付けの手続補正と同時に提出された意見書中で、前記《指摘事項6》に関して、前項4.f)の説明を行なっているが、上記検討のとおり、この主張を勘案しても前記《指摘事項6》で指摘した構成が明確でない点が解消されるものでないことは明らかである。
したがって、当審拒絶理由で指摘したところの、前記《指摘事項6》の記載不備は、依然として解消していない。


6.まとめ
以上のとおりであるので、平成14年6月12日付けの手続補正により補正された、本件出願の請求項1、9及び12に記載された発明は、特許を受けようとする発明の構成に欠くことができない事項のみが記載されているものとは認められず、且つ、本件出願の発明の詳細な説明及び図面には、その発明の属する技術の分野における通常の知識を有する者が容易にその実施をすることができる程度に、その発明の構成及びその動作が記載されているとは認められないから、本件出願は、特許法第36条第5項第2号に規定する要件を満たしておらず、且つ、本件出願は、特許法第36条第4項に規定する要件を満たしていない。
よって、結論のとおり審決する。
 
審理終結日 2005-01-05 
結審通知日 2005-01-14 
審決日 2005-01-27 
出願番号 特願平6-270498
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 佐藤 伸夫
特許庁審判官 山本 穂積
篠原 功一
発明の名称 ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法  
代理人 藤島 洋一郎  

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