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| 審決分類 |
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1122328 |
| 審判番号 | 不服2003-1251 |
| 総通号数 | 70 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-12-13 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2003-01-21 |
| 確定日 | 2005-08-25 |
| 事件の表示 | 平成 8年特許願第131696号「半導体デバイス及びその動作方法」拒絶査定不服審判事件〔平成 8年12月13日出願公開、特開平 8-330456〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年5月27日(パリ条約による優先権主張1995年5月25日、米国)の出願であって、平成14年10月21日付けで拒絶査定がなされ、これに対し、平成15年1月21日に拒絶査定に対する審判請求がなされるとともに、同年2月20日付けで手続補正がなされたものである。 2.平成15年2月20日付けの手続補正について [補正却下の決定の結論] 平成15年2月20日付けの手続補正を却下する。 [理由] (1)手続補正の内容 平成15年2月20日付けの手続補正(以下、「本件補正」という。)の内容は、平成14年10月1日付けで補正された特許請求の範囲を次のとおりに補正するものである(以下、補正前の請求項1ないし請求項20を「補正前請求項1」ないし「補正前請求項20」といい、補正後の請求項1ないし請求項18を「補正後請求項1」ないし「補正後請求項18」という。)。 「【請求項1】 基板上に形成されたn型チャネル半導体デバイスにおいて、 前記基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層、前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、 約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および約5ボルト未満のドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段とを含むことを特徴とする半導体デバイス。 【請求項2】 前記基板と前記ソースとの間の前記バイアスが、前記浮遊ゲートへのチャージングの際に約-0.5ボルトから約-3ボルトの間にあることを特徴とする請求項1に記載の半導体デバイス。 【請求項3】 前記制御ゲートと前記ソースとの間のバイアスが、前記ドレイン-ソース間バイアス電圧であることを特徴とする請求項1に記載の半導体デバイス。 【請求項4】 前記浮遊ゲート電極をチャージングする際に、前記ソース電圧が約0ボルトであり、前記ドレイン電圧が約1.1ボルトから約3.3ボルトであり、前記基板電圧が約-0.5ボルトから約-3ボルトであることを特徴とする請求項1に記載の半導体デバイス。 【請求項5】 前記制御ゲート電圧が前記ドレイン電圧より低いことを特徴とする請求項1に記載の半導体デバイス。 【請求項6】 前記基板がシリコン-ゲルマニウムよりなる領域を有することを特徴とする請求項1に記載の半導体デバイス。 【請求項7】 前記ドレインが前記シリコン-ゲルマニウム領域に形成されており、前記ソースがシリコン-ゲルマニウム領域に形成されていないことを特徴とする請求項6に記載の半導体デバイス。 【請求項8】 前記ソース及びドレインが前記シリコン-ゲルマニウム領域に形成されていることを特徴とする請求項6に記載の半導体デバイス。 【請求項9】 前記デバイスがスタックトゲートn型チャネルデバイスであることを特徴とする請求項1に記載の半導体デバイス。 【請求項10】 n型チャネル半導体デバイスにおいて、 基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層と、 前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部は前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極と、 前記浮遊ゲート電極の表面上に形成された第二の誘電体材料と、 前記第二誘電体材料上に形成された制御ゲート電極と、 当該デバイスに対して約5ボルト未満のドレイン-ソース間バイアスを印加する接続、約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する接続、および約10ボルトよりも低い制御ゲート-ソース間バイアスを印加する接続とを含み、 前記デバイスが約0.05μmあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるn型不純物濃度が少なくとも約5×1019cm3であり、前記ドレイン-基板間接合におけるｐ型不純物濃度が少なくとも約2×1018cm3であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約10nmあるいはそれ以下であり、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されていることを特徴とする半導体デバイス。 【請求項11】 ソース、ドレイン、制御ゲート、浮遊ゲート、及び基板を有するメモリセルのn型チャネル浮遊ゲートをチャージングする方法において、 前記ドレインと前記ソースとの間に約5ボルトよりも低い正のバイアスを生じさせる目的で前記セルの前記ドレイン端子に電圧を印加するステップと、 前記制御ゲートと前記ソースの間に約10ボルトもしくはこれ未満の正のバイアスを生じさせる目的で前記セルの前記制御端子に電圧を印加するステップと、 前記基板と前記ソースとの間に少なくとも約-0.5ボルトの負のバイアスを生じさせる目的で前記基板に負の電圧を印加するステップであって、前記浮遊ゲートをチャージングする電流が前記ソースから前記ドレインへの電子電流に起因するようになっているステップとを含む半導体デバイス動作方法。 【請求項12】 前記基板と前記ソースとの間の前記負のバイアスが約-0.5ボルトから約-3ボルトであることを特徴とする請求項11に記載の半導体デバイス動作方法。 【請求項13】 前記ソースに印加される電圧が0であり、前記基板に印加される電圧が約-0.5ボルトから約-3ボルトであり、前記制御ゲートに印加される電圧が約10ボルト未満であり、前記ドレインに印加される電圧が約1.1ボルトから約3.3ボルトであることを特徴とする請求項11に記載の半導体デバイス動作方法。 【請求項14】 前記制御ゲートに印加される電圧が前記ドレインに印加される電圧未満であることを特徴とする請求項13に記載の半導体デバイス動作方法。 【請求項15】 浮遊ゲートメモリセルのアレイにおいて、 基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層と、 前記誘電体層上に形成された浮遊ゲート電極と、 前記浮遊ゲート電極の表面上に形成された第二の誘電体材料と、 前記第二誘電体材料上に形成された制御ゲート電極であって、前記制御ゲートに供給される電圧が約1.1から約3.3ボルトの制御ゲート-ソース間バイアスを与え、かつ該制御ゲートに供給される電圧はドレインに供給される電圧未満であるものである制御ゲート電極とを各々有する少なくとも2つのセルと、 少なくとも約0.5ボルトの負の基板-ソース間バイアス電圧を前記基板に対して印加する接続とを含み、 前記アレイ中の前記各々のセルの前記ソースに印加される電圧が約0ボルトであり、前記アレイ中の各セルのドレインおよびソース間バイアスが約1.1ボルトから約3.3ボルトであり、電気アレイ中の前記各々のセルの前記ドレインに印加される電圧が約1.1ボルトから約3.3ボルトであり、および前記浮遊ゲートをチャージングする際に前記基板電圧が約-0.5ボルトから約-3ボルトであり、 前記浮遊ゲートをチャージングする電流がドレインからソースへの電子電流に起因するものであり、および、前記セルのうちの少なくとも一方のセルの前記基板が第一選択に電気的に接続され、かつ、前記セルのうちの少なくとも一方のセルの前記基板が第二選択に接続され、前記第一選択及び前記第二選択が互いに電気的に分離されていることを特徴とする半導体デバイス。 【請求項16】 前記ドレイン端子に印加される電圧が、該ドレインと該ソースの間に約1.1ボルトないし約3.3ボルトの正のバイアスを生じさせることを特徴とする請求項1に記載の半導体デバイス。 【請求項17】 前記接続を通して印加される前記ドレイン-ソース間バイアスが、約1.1ボルトないし約3.3ボルトであることを特徴とする請求項10に記載の半導体デバイス。 【請求項18】 前記セルのドレイン端子に印加される電圧が、約1.1ボルトないし約3.3ボルトの正のバイアスであることを特徴とする請求項11に記載の半導体デバイス動作方法。」 (2)本件補正についての検討 (2-1)補正事項の整理 【補正事項1】 補正前請求項5の 「前記ゲート制御電圧が前記ドレイン電圧に等しいか、もしくはそれより低い」(補正前請求項5) を、 「前記ゲート制御電圧が前記ドレイン電圧より低い」(補正後請求項5) とし(補正事項1-1)、 補正前請求項14の 「前記制御ゲートに印加される電圧が前記ドレインに印加される電圧と等しいかあるいはそれ未満である」(補正前請求項14) を、 「前記制御ゲートに印加される電圧が前記ドレインに印加される電圧未満である」(補正後請求項14) とする(補正事項1-2)。 【補正事項2】 補正前請求項10の 「当該デバイスに対して約5ボルト未満のドレイン-ソース間バイアスを印加する接続および約10ボルトよりも低い制御ゲート-ソース間バイアスを印加する接続とを含み」(補正前請求項10) を、 「当該デバイスに対して約5ボルト未満のドレイン-ソース間バイアスを印加する接続、約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する接続、および約10ボルトよりも低い制御ゲート-ソース間バイアスを印加する接続とを含み」(補正後請求項10) とする。 【補正事項3】 補正前請求項15の 「前記制御ゲートに供給される電圧が約10ボルト未満の制御ゲート-ソース間バイアスを与えるものである」(補正前請求項15) を、 「前記制御ゲートに供給される電圧が約1.1から約3.3ボルトの制御ゲート-ソース間バイアスを与え、かつ該制御ゲートに供給される電圧はドレインに供給される電圧未満であるものである」(補正後請求項15) とする。 【補正事項4】 補正前請求項16及び補正前請求項17を削除し、補正前請求項18ないし補正前請求項20を、それぞれ、補正後請求項16ないし補正後請求項18とする。 なお、独立形式請求項である補正前請求項1、補正前請求項10、補正前請求項11及び補正前請求項15のうち、補正前請求項1及び補正前請求項11については、補正がされていない。 (2-2)補正の適否についての検討 【補正事項1について】 補正事項1は、「ゲート制御電圧」の「ドレイン電圧」に対する大小関係を、「等しいか、もしくはそれより低い」から「より低い」に限定し(補正事項1-1)、また、「制御ゲートに印加される電圧」の「ドレインに印加される電圧」に対する大小関係を、「等しいかあるいはそれ未満」から「未満」に限定するものである(補正事項1-2)から、特許請求の範囲の減縮を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。 【補正事項2について】 補正事項2は、「約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する接続」という構成を付加するものであるから、特許請求の範囲の減縮を目的とするものであるが、これにより、補正後の請求項10に係る発明の「半導体デバイス」は、「約0.05μmあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるn型不純物濃度が少なくとも約5×1019cm3であり、前記ドレイン-基板間接合におけるｐ型不純物濃度が少なくとも約2×1018cm3であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約10nmあるいはそれ以下であり、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されている」ものであって、かつ、「約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する接続」を含むものとなった。 しかし、本願の願書に最初に添付した明細書又は図面には、0018段落に、「しかしながら、別の実施例では、接合深さが約0.05μm以下で、n型不純物濃度が少なくとも約5×1019cm-3のドレインを有し、ｐ型不純物濃度が少なくとも約2×1018cm-3のドレインハロ領域を有し、及び浮遊ゲートと基板との間のゲート酸化膜厚が約10nm以下のデバイスが、約1.1Vから約3.3Vの間のVDが印加された場合に、VBSがゼロの場合においても浮遊ゲートが1ミリ秒あるいはそれ以下の時間で負にチャージングされるのに充分な垂直電界を実現することが示されている。」と記載されており、当該記載箇所における「接合深さが約0.05μm以下で、n型不純物濃度が少なくとも約5×1019cm-3のドレインを有し、ｐ型不純物濃度が少なくとも約2×1018cm-3のドレインハロ領域を有し、及び浮遊ゲートと基板との間のゲート酸化膜厚が約10nm以下」であることは、補正後請求項10の「約0.05μmあるいはそれ以下のドレイン接合深さを有し、前記ドレインにおけるn型不純物濃度が少なくとも約5×1019cm3であり、前記ドレイン-基板間接合におけるｐ型不純物濃度が少なくとも約2×1018cm3であり、前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約10nmあるいはそれ以下であ」ることに対応する(なお、補正後請求項10に記載された「cm3」は、「cm-3」の誤記と認定した。)が、当該記載箇所においては「VBSがゼロの場合においても浮遊ゲートが1ミリ秒あるいはそれ以下の時間で負にチャージングされるのに充分な垂直電界を実現することが示されている」とされているのみであり、「VBSがゼロの場合」ではない「約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する」ことは記載されていない。 さらに、本願の願書に最初に添付した明細書又は図面の他の記載箇所にも、「約-0.5ボルトまたはそれ以上の負の値を有する負の基板-ソース間バイアス(VB-VS)を印加する」条件下において、「約0.05μmあるいはそれ以下のドレイン接合深さ」、「前記ドレインにおけるn型不純物濃度が少なくとも約5×1019cm-3」、「前記ドレイン-基板間接合におけるｐ型不純物濃度が少なくとも約2×1018cm-3」及び「前記浮遊ゲートと前記基板との間の前記誘電体層の膜厚が約10nmあるいはそれ以下」という構成を同時に備えるような「半導体デバイス」は記載されていない。 したがって、補正事項2は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではない。 【補正事項3について】 補正事項3は、補正前請求項15を引用した補正前請求項16及び補正前請求項17にそれぞれ記載された事項を、補正前請求項15に付加して補正後請求項15とするものであるから、特許請求の範囲の減縮を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。 【補正事項4について】 補正事項4は、補正前請求項16及び補正前請求項17を削除するとともに、これに伴い、補正前請求項18ないし補正前請求項20の請求項の番号を繰り上げるものであるから、請求項の削除又は明りょうでない記載の釈明を目的とするものであり、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものである。 (2-3)補正の適否についてのむすび 前記(2-2)に記載したとおり、補正事項2は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないから、補正事項2を含む本件補正は、特許法第17条の2第3項の規定に適合しない。 したがって、本件補正は、特許法第159条第1項で準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明について (3-1)本願発明の認定 平成15年2月20日付けの手続補正は前記2.のとおり却下されたので、本願の請求項に係る発明は、平成14年10月1日付け手続補正書の特許請求の範囲の請求項1ないし請求項20に記載された事項により特定されるものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は、次のとおりである。 「基板上に形成されたn型チャネル半導体デバイスにおいて、 前記基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層、前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、 約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および約5ボルト未満のドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段とを含むことを特徴とする半導体デバイス。」 (3-2)引用例 原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開昭56-129374号公報(以下、「引用例1」という。)には、第1図、第3図及び第4図とともに次のとおり記載されている。 「・・・第1図はコントロールゲートCGを有するFAMOS素子の概略図で、SUBはシリコン半導体基板(こゝではｐ型とする)である。S,Dは基板SUBの表面に浅く形成された反対導電型のソース、ドレイン領域である。OX1は絶縁膜で、通常は基板SUBの単結晶シリコンを酸化して得たシリコン酸化膜(SiO2)からなり、その上部に多結晶シリコンまたはモリブデンなどで作られるフローティングゲートFGが形成される。OX2は第2の絶縁膜で、例えばシリコンゲートFGの上部を酸化して得たシリコン酸化膜からなり、その上部にアルミニウム(Al)等からなるコントロールゲートCGが形成される。・・・」(第1頁右下欄第9行〜第2頁左上欄第1行) 「ところでFAMOSの書込み(消去)電圧の低電圧化が要請される中で、本発明者等によりなされた実験で注目すべきデータが得られた。その一例を第3図に示す。同図に示す特性は、第1図の素子構造で第1層のシリコン酸化膜OX1の厚みを100Åにした時のドレイン電圧VDとしきい値Vｔhの関係、従って書込み(消去)特性を示したもので、チャネル長Lをパラメータ(3,4,5,7μm)としたものである。チャネル幅Wはいずれも10μmであり、またソースSおよび基板SUBは接地してある。・・・これらの素子のアバランシェ電圧は9Vであるが、9V＞VD＞3Vの範囲でVｔhが大きく変化する点が注目される。このことはアバランシェ降伏によらずに多量のホットエレクトロン(C5〜C8の場合)・・・がフローティングゲートFGに注入されることを示している。・・・」(第2頁右下欄第18行〜第3頁右上欄第2行) 「第3図の実験データはOX1=100Åに関するものであるから、・・・トンネル効果が生じたという可能性はなく、そしてVD＜8Vであるからアバランシェ降伏も否定される。従って、このVｔhの変化は、アバランシェ注入ではなく、またトンネル注入でもないメカニズムでなされたものであり、これは基板SUBに発生したホットキャリアがシリコン酸化膜OX1の電位障壁を越えてフローティングゲートFGに注入されたためと考えられる。・・・そして、アバランシェ電圧以下の電圧でこの書込み、消去ができることから、次の利点が導びき出される。(1)書込み、消去電圧VDが5〜6V程度に低下させ得るので標準電源だけで充分である。(2)アバランシェ電流が流れないので基板電流は極く僅か(1μA以下)であり、基板バイアス発生器で充分に吸収できる。このため書込み中も基板バイアス発生器のみで基板SUBの電位を負側へシフトさせることができ、この負側へのシフト分だけ書込みに要するドレイン電圧VDを更に低下させることができる。」(第3頁右上欄第17行〜右下欄第6行) 「第4図は基板バイアス発生器を用いたFAMOSのしきい値電圧に対するバックバイアス効果を示す実験データで、曲線C9〜C13はバックゲートバイアスVBGをパラメータ(0,-1,-2,-3,-4V)としたものである。実験に用いたFAMOSメモリセルのアバランシェ電圧は13.5Vで、ゲート電圧はVG=6Vである。ソースは接地して電気的書込みを行なった。VBGを負方向へ増大することによってより低いドレイン電圧VDでVｔhを変化させることができる点は特性全体に共通することであるが、その変化幅はバックバイアス相当分だけのものではない。例えば曲線C9とC13では4Vの差があるのでC13のVD=2はC9のVD=6に相当するが、各々のVｔhは前者が2、後者が-7であり、9Vの差がある。従ってVBG印加に対しては相乗的な効果が期待される。 以上述べたように本発明によれば、アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入ができるので低電圧化が可能となり、FAMOSチップの電源端子数を減少することができ、また基板バイアス発生器を併用できる等の利点を有する。」(第3頁右下欄第15行〜第4頁左上欄第16行) また、「第1図」には、従来構造のFAMOSにおいて、フローティングゲートFGは、ソース領域S及びドレイン領域Dの両方に重なる構造であることが示されている。 さらに、「第4図」には、バックゲートバイアスVBGを-3V(C12)または-4V(C13)とした場合、ドレイン電圧VDが2Vまたは4Vであっても、しきい値電圧Vｔhが変化すること、すなわち、フローティングゲートへの電子の注入(書込み)が行われることが示されている。 したがって、引用例1には、従来構造のFAMOSにおいて、アバランシェ電圧以下の電圧でホットキャリアによる書込みができ、このことにより、書込み電圧VDを5〜6V程度に低下させ得るとともに、アバランシェ電流が流れないので書込み中も基板バイアス発生器のみで基板SUBの電位を負側へシフトさせることができ、この負側へのシフト分だけ書込みに要するドレイン電圧VDを更に低下させることができることが記載されており、第4図も参照すると、具体的には、 「ｐ型のシリコン基板と、 前記基板に形成された反対導電型のソース領域及びドレイン領域と、 前記基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜と、 前記絶縁膜上に形成された多結晶シリコンからなるフローティングゲートと、 前記フローティングゲートの上部を酸化して得たシリコン酸化膜からなる第2の絶縁膜と、 前記第2の絶縁膜上に形成されたコントロールゲートとを備え、 アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行うFAMOSにおいて、 ソースを接地し、バックゲートバイアスを-3Vまたは-4Vとし、ゲート電圧を6Vとし、ドレイン電圧を2Vまたは4VとしたFAMOS。」(以下、「引用発明1」という。) が記載されている。 原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開昭59-75671号公報(以下、「引用例2」という。)には、第5図ないし第7図及び第10図とともに次のとおり記載されている。 「第5図は、本書き込み方式の原理を示している。nチヤネルの素子においては、チヤネル83を走行する電子の流れ8aにより、ドレイン82近傍において電子、正孔対が電離誘起されるが、そのうちの正孔は、大部分が基板電流として、基板81に流れ込む。この際、チヤネル不純物濃度が高いと、基板電流を構成する正孔を種として、二次イオン化により、電子、正孔対が表面空乏層中に誘起される。二次イオン化により発生した電子は、表面に向けて加速されるが、そのうちの一部は、絶縁膜障壁を越えるに足るエネルギーを有するようになり、絶縁膜中84中に注入される(8C)。 第6図は、二次イオン化の種となる、基板電流のゲート電圧依存性の一例を、ドレイン電圧をパラメータとして示している。また、第7図は、二次イオン化により発生した電子が、絶縁膜中に注入される割合を、基板電流との比として示している。これらから、電子の注入は、ドレインとゲートに適当な正の電位を印加し、かつ基板を適当な負の電位に保つたときに限り生じることが知れる。」(第2頁右下欄第3行〜第3頁左上欄第2行) 「(実施例2) 第10図は、書き込み用のnチヤネル素子Q5と、消去用のPチヤネル素子Q6を組合せた、書き込み消去可能な不揮発性メモリ素子の実施例の主要部である。Q5,Q6は、浮遊ゲート構造を有しており、書き込み時にはQ5から電子が浮遊ゲート104に注入され、消去時にはQ6から正孔が浮遊ゲートに注入される。nチヤネル素子の基板が、書き込み選択線105に接続される。 本メモリ素子の書き込み、読み出し、消去の各動作条件を示したものが第3表である。」(第3頁右下欄第1行〜第11行) 「〔発明の効果〕 本発明は、不揮発性半導体記憶素子の書き込みに際して、従来は固定していた基板電位を、制御するという方式を、新たに採用することで、書き込み、読み出し時のアドレス選択を、他の論理素子と同じレベルの電位+5〜0Vで行なえるため、論理システム全体を簡略化することができる。」(第4頁左上欄第12行〜第18行) また、「第10図」には、書き込み用のnチヤネル素子Q5のソース(Y選択線102に接続される側と反対側の端子)が接地されることが示され、「第3表」には、書き込み時にX選択線101及びY選択線102に+5Vを印加し、書き込み選択105に-5Vを印加することが示されている。 ここで、引用例2の「書き込み方式の原理」について説明する第5図ないし第7図に関する記載箇所は、電子を「絶縁膜」に注入する不揮発性半導体記憶素子についてのものであるが、電子を注入する対象が、「絶縁膜」であるか、「浮遊ゲート構造」であるかにより、注入のメカニズムが本質的に変わるものではなく、この「書き込み方式の原理」が、「実施例2」として示される「浮遊ゲート構造」の不揮発性半導体記憶素子においても同様に作用するものであることは明らかであるから、引用例2には、 「浮遊ゲート構造を有する書き込み用のnチヤネル素子と消去用のPチヤネル素子とを備えた不揮発性半導体記憶素子において、 前記書き込み用nチヤネル素子のソースを接地して、書き込み選択に-5Vを印加し、X選択線に5Vを印加し、Y選択線に5Vを印加することにより、基板電流を構成する正孔を種として二次イオン化により表面空乏層中に誘起された電子を浮遊ゲートに注入する不揮発性半導体記憶素子。」(以下、「引用発明2」という。)が記載されている。 (3-3)対比・判断 【引用発明1について】 まず、本願発明と引用発明1とを対比すると、引用発明1の「シリコン基板」、「絶縁膜」、「フローティングゲート」、「第2の絶縁膜」、「コントロールゲート」及び「FAMOS」は、本願発明の「基板」、「誘電体層」、「浮遊ゲート電極」、「第二の誘電体材料」、「制御ゲート電極」及び「半導体デバイス」にそれぞれ相当し、引用発明1の「ｐ型」と「反対導電型」、すなわちn型の「ソース領域及びドレイン領域」を有する「FAMOS」は、本願発明の「n型チャネル半導体デバイス」に相当する。 また、引用発明1の「ソースを接地し、バックゲートバイアスを-3Vまたは-4Vと」することは、本願発明の「負の基板-ソース間バイアス電圧(VB-VS)を印加する手段」を含むことに、引用発明1の「ソースを接地し、・・・ゲート電圧を6Vと」することは、本願発明の「制御ゲート-ソース間バイアス(VC-VS)を印加する手段」を含むことに、引用発明1の「ソースを接地し、・・・ドレイン電圧を2Vまたは4Vと」することは、本願発明の「ドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段」を含むことに、それぞれ相当する。 よって、本願発明と引用発明1とは、 「基板上に形成されたn型チャネル半導体デバイスにおいて、 前記基板に形成されたソース領域及びドレイン領域と、 前記基板上に形成された誘電体層、前記誘電体層上に形成された浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、 負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、制御ゲート-ソース間バイアス(VC-VS)を印加する手段、およびドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段とを含む半導体デバイス。」 である点で一致し、次の点で相違している。 ・相違点1 本願発明においては、「前記基板上に堆積させられた誘電体層」を有するのに対して、引用発明1においては、「前記基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜」を有する点。 ・相違点2 本願発明においては、「前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」を有するのに対して、引用発明1においては、「前記絶縁膜上に形成された多結晶シリコンからなるフローティングゲート」を有する点。 ・相違点3 本願発明においては、「約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および約5ボルト未満のドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されているチャージング手段」を有するのに対して、引用発明1においては、「ソースを接地し、バックゲートバイアスを-3Vまたは-4Vとし、ゲート電圧を6Vとし、ドレイン電圧を2Vまたは4Vとした」ことにより、「アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行う」点。 以下、前記の相違点1ないし3について検討する。 ・相違点1について 半導体基板上に絶縁膜(誘電体膜)を形成する手段としては、基板自体を酸化させて酸化膜を得る方法と、絶縁膜を堆積させる方法とのいずれもが、従来慣用的に用いられており、かつ、本願発明における「誘電体層」は、本願明細書の0024段落及び0025段落を参照すれば、「問う業者(「当業者」の誤記と認める。)には公知」の「EPROM及びこれらのデバイスを製造する方法」により製造された、例えば「シリコン酸化膜層」であるから、引用発明1の「基板のシリコンを酸化して得たシリコン酸化膜からなる絶縁膜」に代えて、「基板上に堆積させられた誘電体層」を用いることは、当業者が適宜なし得た単なる設計変更にすぎない。 ・相違点2について 本願発明における「その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」とは、本願明細書の0003段落を参照すれば、「浮遊ゲート10が基板のソース50及びドレイン70部分上に積み重ねられている」スタックトゲート構造における「浮遊ゲート」の構成と、「浮遊ゲートの一部がドレインにのみ重なりを有し、ソースには重なりを有していないように配置されている」スプリットゲート構造における「浮遊ゲート」の構成との、双方を包含するものと認められるが、引用発明1においても、「フローティングゲート」がソース領域及びドレイン領域の両方に重なる構造(引用例1の第1図を参照。)、すなわち、スタックトゲート構造を有しているから、相違点2は実質的な相違点ではない。 ・相違点3について 引用発明1における「ソースを接地し、バックゲートバイアスを-3Vまたは-4Vとし、ゲート電圧を6Vとし、ドレイン電圧を2Vまたは4Vとした」ことは、「-3ボルトまたは-4ボルトの値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、6ボルトの制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および2ボルトまたは4ボルトのドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段」を有することに相当するが、これらはすべて、本願発明の「約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および約5ボルト未満のドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段」の数値範囲に完全に含まれるものである。 さらに、本願発明の「前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するよう構成されている」ことは、「ホットキャリア」による書き込みを行うことに他ならないから、引用発明1の「アバランシェ電圧以下のドレイン電圧でフローティングゲートへのホットキャリアの注入を行う」ことと技術的に同義である。 よって、相違点3は実質的な相違点ではない。 したがって、本願発明は、引用例1に記載された発明及び周知の技術から、当業者が容易に発明することができたものである。 【引用発明2について】 次に、本願発明と引用発明2とを対比すると、引用発明2の「nチヤネル素子」が、基板に形成されたソース領域及びドレイン領域を有すること、また、「浮遊ゲート構造」が、本願発明の「前記基板上に・・・誘電体層、前記誘電体層上に形成された・・・浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート」を含むことに相当することは、当業者にとって自明の事項であるとともに、引用発明2の「書き込み用のnチヤネル素子・・・を備えた不揮発性半導体記憶素子」は、本願発明の「前記浮遊ゲートを負にチャージングする手段・・・を含むことを特徴とする半導体デバイス」に相当するから、結局、引用発明2の「浮遊ゲート構造を有する書き込み用のnチヤネル素子・・・を備えた不揮発性半導体記憶素子」は、本願発明の「基板上に形成されたn型チャネル半導体デバイスにおいて、前記基板上に・・・誘電体層、前記誘電体層上に形成された・・・浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート・・・を含むことを特徴とする半導体デバイス」に相当する。 また、引用発明2の「ソースを接地して、書き込み選択に-5Vを印加」することは、本願発明の「負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段」を含むことに、引用発明2の「ソースを接地して、・・・X選択線に5Vを印加」することは、本願発明の「制御ゲート-ソース間バイアス電圧(VC-VS)を印加する手段」を含むことに、引用発明2の「ソースを接地して、・・・Y選択線に5Vを印加する」ことは、本願発明の「ドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段」を含むことに、それぞれ相当する。 さらに、引用発明2の「基板電流を構成する正孔を種として二次イオン化により表面空乏層中に誘起された電子を浮遊ゲートに注入する」ことは、本願発明の「前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するように構成されているチャージング手段」を含むことに相当する。 よって、本願発明と引用発明2とは、 「基板上に形成されたn型チャネル半導体デバイスにおいて、 前記基板に形成されたソース領域及びドレイン領域と、 前記基板上に形成された誘電体層、前記誘電体層上に形成された浮遊ゲート電極、前記浮遊ゲート電極の表面上に形成された第二の誘電体材料、および前記第二誘電体材料上に形成された制御ゲート電極と、 負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、制御ゲート-ソース間バイアス(VC-VS)を印加する手段、およびドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段であって、前記浮遊ゲートをチャージングする電流がソースからドレインへの電子電流に起因するように構成されているチャージング手段とを含む半導体デバイス。」 である点で一致し、次の点で相違している。 ・相違点4 本願発明においては、「n型チャネル半導体デバイス」を有し、該「n型チャネル半導体デバイス」は、「前記誘電体層上に形成された浮遊ゲート電極であって、その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」を備えているのに対して、引用発明2においては、「浮遊ゲート構造を有する書き込み用のnチヤネル素子と消去用のPチヤネル素子とを備えた」ものであり、浮遊ゲートと書き込み用のnチヤネル素子のドレイン領域との関係が明らかでない点。 ・相違点5 本願発明においては、「前記基板上に堆積させられた誘電体層」を有するのに対して、引用発明2においては、「ゲート絶縁膜」が基板上にどのような手段で形成されたものか不明である点。 ・相違点6 本願発明においては、「約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および約5ボルト未満のドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段を含む、前記浮遊ゲートを負にチャージングする手段」を有するのに対して、引用発明2においては、「ソースを接地して、書き込み選択に-5Vを印加し、X選択線に5Vを印加し、Y選択線に5Vを印加する」点。 以下、前記の相違点4ないし6について検討する。 ・相違点4について 浮遊ゲート構造を有する不揮発性半導体記憶装置において、書き込みと消去を1つの素子で行うように構成することは、本願の優先日前に頒布された刊行物である、舛岡富士雄著、躍進するフラッシュメモリ、初版、1992年10月1日、株式会社工業調査会、ｐ.107-ｐ.115(図2.28とその説明の箇所、図2.31とその説明の箇所を参照。以下、「周知例1」という。)、及び、特開平5-129628号公報(従来技術の説明である、図8、図9及び0007段落〜0010段落を参照。以下、「周知例2」という。)に記載されているように、当該技術分野において、周知の技術的事項である。 また、本願発明における「その少なくとも一部が前記ドレイン領域上に重なりを有するように配置されている浮遊ゲート電極」とは、本願明細書の0003段落を参照すれば、「浮遊ゲート10が基板のソース50及びドレイン70部分上に積み重ねられている」スタックトゲート構造における「浮遊ゲート」の構成と、「浮遊ゲートの一部がドレインにのみ重なりを有し、ソースには重なりを有していないように配置されている」スプリットゲート構造における「浮遊ゲート」の構成との、双方を包含するものと認められるが、書き込みと消去を1つの素子で行うものにおいて、スタックトゲート構造とスプリットゲート構造のいずれもが当該技術分野において周知の構成であることも、上記周知例1及び周知例2に示されるとおりである。 よって、引用発明2において、「消去用のPチヤネル素子」を用いず、「書き込み用のnチヤネル素子」のみで、スタックトゲート構造あるいはスプリットゲート構造の不揮発性半導体記憶素子を構成することは、当業者が適宜なし得た単なる設計変更にすぎない。 ・相違点5について 半導体基板上に絶縁膜(誘電体膜)を形成する手段として、絶縁膜を堆積させる方法は従来慣用的に用いられており、かつ、本願発明における「誘電体層」は、本願明細書の0024段落及び0025段落を参照すれば、「問う業者(「当業者」の誤記と認める。)には公知」の「EPROM及びこれらのデバイスを製造する方法」により製造された、例えば「シリコン酸化膜層」であって、その形成方法及び構造(材質等)に何ら特徴を有するものではないから、引用発明2の「ゲート絶縁膜」を堆積により形成することは、当業者が適宜なし得た単なる設計的事項にすぎない。 ・相違点6について 引用発明2における「ソースを接地して、書き込み選択に-5Vを印加し、X選択線に5Vを印加し、Y選択線に5Vを印加する」ことは、「-5ボルトの負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、5ボルトの制御ゲート-ソース間バイアス(VC-VS)を印加する手段、および5ボルトのドレイン-ソース間バイアス電圧(VD-VS)を当該バイアスに印加する手段」を有することに相当するから、「基板-ソース間バイアス電圧」及び「制御ゲート-ソース間バイアス」については、本願発明の「約-0.5ボルトあるいはそれ以上の負の値を有する負の基板-ソース間バイアス電圧(VB-VS)を印加する手段、約10ボルト以下の制御ゲート-ソース間バイアス(VC-VS)を印加する手段」の数値範囲に完全に含まれるものである。 また、「ドレイン-ソース間バイアス電圧」については、本願発明のものが「約5ボルト未満」であるのに対して、引用発明2のものは「5ボルト」であるが、引用例2には、「不揮発性半導体記憶素子の書き込みに際して、従来は固定していた基板電位を、制御するという方式を、新たに採用することで、書き込み、読み出し時のアドレス選択を、他の論理素子と同じレベルの電位+5〜0Vで行なえる」(第4頁左上欄第13行〜第17行)と記載されており、アドレス選択を5Vよりも小さくできることが示唆されているから、引用発明2において、ソースを接地した状態での「Y選択線」の電位を5Vより小さくすることは、当業者が容易に想起し得たものである。 したがって、本願発明は、引用例2に記載された発明及び周知の技術から、当業者が容易に発明することができたものである。 4.むすび 以上のとおり、本願発明は、引用例1に記載された発明及び周知の技術から当業者が容易に発明をすることができたもの、または、引用例2に記載された発明及び周知の技術から当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないので、本願は、請求項2ないし請求項20に係る発明について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおりに審決する。 |
| 審理終結日 | 2005-04-01 |
| 結審通知日 | 2005-04-04 |
| 審決日 | 2005-04-15 |
| 出願番号 | 特願平8-131696 |
| 審決分類 |
P
1
8・
561-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 河口 雅英、正山 旭、松嶋 秀忠 |
| 特許庁審判長 |
松本 邦夫 |
| 特許庁審判官 |
瀧内 健夫 河合 章 |
| 発明の名称 | 半導体デバイス及びその動作方法 |
| 代理人 | 本宮 照久 |
| 代理人 | 高梨 憲通 |
| 代理人 | 高橋 誠一郎 |
| 代理人 | 藤野 育男 |
| 代理人 | 産形 和央 |
| 代理人 | 越智 隆夫 |
| 代理人 | 朝日 伸光 |
| 代理人 | 臼井 伸一 |
| 代理人 | 吉澤 弘司 |
| 代理人 | 加藤 伸晃 |
| 代理人 | 岡部 正夫 |