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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1125354
審判番号 不服2001-16379  
総通号数 72 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1999-08-27 
種別 拒絶査定不服の審決 
審判請求日 2001-09-13 
確定日 2005-10-27 
事件の表示 平成10年特許願第 26001号「半導体記憶装置」拒絶査定不服審判事件〔平成11年 8月27日出願公開、特開平11-232873〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成10年2月6日の出願であって、平成13年7月19日付けで拒絶の査定を受けたものであり、この査定を不服として、平成13年9月13日付けで審判を請求し、同年10月11日付けで手続補正がなされたものである。

2.本願発明
本願の請求項1に係る発明(以下、「本願発明」という。)は、平成13年10月11日付けの手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。

【請求項1】
複数のメモリセルと、
前記メモリセルを行方向に選択するワード線と、
前記メモリセルを列方向に選択するビット線と、
クロック信号に基づき前記ビット線を介し前記メモリセルのデータを読み出すリードバスと、
前記クロック信号に基づき前記ビット線を介し前記メモリセルへデータを書き込むライトバスと、
前記ビット線とライトバスとの間に設けられた第1の導電性トランジスタと、
前記ビット線とリードバスとの間に設けられた第2の導電性トランジスタと、
前記ビット線に接続され、前記ビット線をプリチャージする第1のプリチャージ手段と、
前記リードバスに接続され、前記リードバスをプリチャージする第2のプリチャージ手段と、
前記ライトバスに接続され、前記ライトバスをプリチャージする第3のプリチャージ手段とを有し、
前記メモリセルへのデータの書き込み後、第1、第2及び第3のプリチャージ手段により前記ビット線をプリチャージすることを特徴とする半導体記憶装置。

3.引用例に記載された発明
原査定の拒絶の理由に引用された特開平4-76894号公報(平成4年3月11日出願公開。以下、「引用例1」という。)には、スタテイック型RAMに関して、図面と共に、以下の事項が記載されている。

(a)〔産業上の利用分野〕
この発明は、スタティック型RAM(ランダム・アクセス・メモリ)に関し、特に、高速化のためにライトリカバリ回路を備えたものに利用して有効な技術に関するものである。
〔従来の技術〕
書き込み動作によって大きな電圧差を持つようにされた相補データ線及び共通相補データ線の電位をほゞ等しい所定の電位に設定するというライトリカバリ回路を備えたスタティック型RAMがある。…(中略)…
〔発明が解決しようとする課題〕
…(中略)…RAMの高速化に対してもっとも効果的なライトリカバリ動作は、大きな信号振幅にされた書き込みデータが伝えられた相補データ線に対してイコライズを実施することである。(第1頁右下欄第11行〜第2頁左上欄第17行)

(b)〔実施例〕
第1図には、この発明に係るスタティック型RAMのうち、複数に分割された1つのメモリブロック(又はメモリマット)とその周辺回路の一実施例の具体的回路図が示されている。
同図において、PチャンネルMOSFETは、そのチャンネル(バックゲート)部に矢印が付加されることによって、NチャンネルMOSFETと区別される。(第2頁左下欄第9行〜同欄第17行)

(c)1つのメモリブロックMB1は、代表として例示的に示されているマトリックス配置された複数のメモリセルMC、ワード線W0ないしWn及び相補データ線D0,D0(「アンダーライン」は便宜上「アッパーライン」の代わりに用いた。以下の「アンダーライン」も全て同様である。)ないしD1,D1から構成されている。…(中略)…上記MOSFETQ1,Q2の共通接続点と相補データ線D0,D0との間にNチャンネル型の伝送ゲートMOSFETQ3,Q4が設けられている。同じ行に配置されたメモリセルの伝送ゲートMOSFETQ3,Q4等のゲートは、それぞれ例示的に示された対応するワード線W0〜Wn等に共通に接続され、同じ列に配置されたメモリセルの入出力端子は、それぞれ例示的に示された対応する一対の相補データ線(ビット線又はディジット線)D0,D0及びD1,D1等に接続されている。(第2頁左下欄第18行〜同頁右下欄第20行)

(d)同図において、特に制限されないが、例示的に示された相補データ線D0,D0と回路の接地電位点との間には、そのゲートに定常的に負の電源電圧VEEが供給されることによって抵抗素子として作用するPチャンネル型の負荷MOSFETQ12,Q13が設けられる。(第3頁右上欄第14行〜同欄第19行)

(e)このような相補データ線の負荷は、他の相補データ線D1、D1等にも同様に設けられる。そして、上記内部書込信号WE1は、同じメモリブロックMB1に限って上記同様な負荷MOSFETのゲートに共通に供給される。同図において、ワード線W0は、同図において横方向に延長され、同じ行に配置されたメモリセルの上記アドレス選択用の伝送ゲートMOSFETのゲートが共通に接続される。他の代表として示されているワード線Wnも同様である。これらのワード線W0〜Wnは、後述するようにXデコーダとワードドライバとによって選択される。特に制限されないが、上記メモリブロックMB1における相補データ線D0とD0は、カラムスイッチを構成するNチャンネルMOSFETQ8とQ9を介して書き込み用の共通相補データ線WCD、WCDに接続される。これらNチャンネルMOSFETQ8、Q9のゲートには、Yデコーダにより形成された選択信号Y0が供給される。(第3頁右下欄第8行〜第4頁左上欄第6行)

(f)上記相補データ線D0とD0は、カラムスイッチを構成するPチャンネルMOSFETQ10とQ11を介して読み出し用の共通相補データ線RCD、RCDに接続される。これらPチャンネルMOSFETQ10,Q11のゲートには、Yデコーダにより形成された反転の選択信号Y0が供給される。上記メモリブロックMB1を構成する他の相補データ線D1、D1も、上記同様なカラムスイッチを構成するNチャンネルMOSFETとPチャンネルMOSFETとを介してそれぞれ書き込み用の共通相補データ線WCD、WCDと読み出し用の共通相補データ線RCD、RCDに接続される。(第4頁左上欄第7行〜同欄第20行)

(g)書き込み用の共通相補データ線WCD,WCDは、ライトアンプWAの出力信号が、ドライバを構成するインバータ回路N2とN3を通して供給される。(第4頁右上欄第3行〜同欄第6行)

(h)このように、選択された相補データ線D0又はD0をロウレベルにするために、書き込み動作のときにはライトアンプWAの一方の出力信号がハイレベルになる。…(中略)…そして、上記バッファ回路B1やインバータ回路N1及びバッファ回路B2等からなる遅延回路の反転遅延信号DWPと上記ノアゲート回路G1の出力信号とを受けるナンド(NAND)ゲート回路G2により、書き込みパルスWP(CS・WE・Din)のバックエッジに同期し、上記遅延回路の遅延時間に相当するライトリカバリパルスWRPが形成される。すなわち、第2図のタイミング図に示すように、書き込みパルスWP(CS・WE・Din)に同期して内部書き込み信号WE1が発生され、そのバックエッジに同期してロウレベルにされるライトリカバリパルスWPGが形成される。(第4頁左下欄第9行〜同頁右下欄第8行)

(i)第1図において、相補データ線D0,D0には、次のようなイコライズ回路が設けられる。相補データ線D0とD0との間には短絡用のPチャンネルMOSFETQ7が設けられ、各相補データ線D0とD0と回路の接地電位点の間には、プルプッア用のPチャンネルMOSFETQ5,Q6が設けられる。他のデータ線D1,D1等にも上記同様なイコライズ回路が設けられる。そして、メモリブロックMB1に設けられるイコライズ回路に限って、上記ライトリカバリパルスWRPが共通に供給される。また、上記メモリブロックMB1に対応した読み出し用の共通相補データ線RCD、RDCには、上記同様なPチャンネルMOSFETからなるイコライズ回路が設けられ、上記ライトリカバリパルスWRPが供給される。(第4頁右下欄第9行〜第5頁左上欄第3行)

(j)〔効果〕
…(中略)…分割された複数からなるメモリブロック又はメモリマットに対応するライトアンプの出力信号に基づいてライトリカバリパルスを形成し、このパルスにより対応するメモリブロック又はメモリマットのそれぞれの相補データ線又はこれとともに共通データ線をほゞ等しい所定の電位に設定するイコライズ回路を動作させることにより高速化が可能になる。(第8頁左下欄第11行〜同頁右下欄第1行)

そして、上記摘記事項(h)の「書き込みパルスWP(CS・WE・Din)に同期して内部書き込み信号WE1が発生され、そのバックエッジに同期してロウレベルにされるライトリカバリパルスWPGが形成される。」という記載(「ライトリカバリパルスWPG」は、「ライトリカバリパルスWRP」の明らかな誤記と認められる。)から、メモリブロックMB1を構成するメモリセルMCへのデータの書き込み後、ライトリカバリパルスWRPが形成されることが明らかであり、さらに、上記摘記事項(i)の「第1図において、相補データ線D0,D0には、次のようなイコライズ回路が設けられる。相補データ線D0とD0との間には短絡用のPチャンネルMOSFETQ7が設けられ、各相補データ線D0とD0と回路の接地電位点の間には、プルプッア用のPチャンネルMOSFETQ5,Q6が設けられる。他のデータ線D1,D1等にも上記同様なイコライズ回路が設けられる。そして、メモリブロックMB1に設けられるイコライズ回路に限って、上記ライトリカバリパルスWRPが共通に供給される。また、上記メモリブロックMB1に対応した読み出し用の共通相補データ線RCD、RDCには、上記同様なPチャンネルMOSFETからなるイコライズ回路が設けられ、上記ライトリカバリパルスWRPが供給される。」という記載(「読み出し用の共通相補データ線RCD、RDC」は、「読み出し用の共通相補データ線RCD、RCD」の明らかな誤記と認められる。)から、メモリブロックMB1を構成するメモリセルMCへのデータの書き込み後、相補データ線D0,D0ないしD1,D1に設けられるイコライズ回路と、メモリブロックMB1に対応した読み出し用の共通相補データ線RCD、RCDに設けられるイコライズ回路により相補データ線D0,D0ないしD1,D1をイコライズすることは明らかである。

したがって、引用例1には、次の発明(以下、「引用例1記載発明」という。)が記載されている。

負の電源電圧VEEと、
複数のメモリセルMC、メモリセルMCを行方向に選択するワード線W0ないしWn、メモリセルMCを列方向に選択する相補データ線D0,D0ないしD1,D1から構成されるメモリブロックMB1と、
相補データ線D0,D0ないしD1,D1を介しメモリセルMCのデータを読み出す読み出し用の共通相補データ線RCD、RCDと、
相補データ線D0,D0ないしD1,D1を介しメモリセルMCへデータを書き込む書き込み用の共通相補データ線WCD、WCDと、
相補データ線D0,D0ないしD1,D1と書き込み用の共通相補データ線WCD、WCDとの間に設けられた、カラムスイッチを構成するNチャンネルMOSFETQ8とQ9と、
相補データ線D0,D0ないしD1,D1と読み出し用の共通相補データ線RCD、RCDとの間に設けられた、カラムスイッチを構成するPチャンネルMOSFETQ10とQ11と、
相補データ線D0,D0ないしD1,D1と回路の接地電位点の間にプルプッア用のPチャンネルMOSFETQ5,Q6が設けられ、相補データ線D0,D0ないしD1,D1をほゞ等しい所定の電位に設定するイコライズ回路と、
読み出し用の共通相補データ線RCD、RCDと回路の接地電位点の間にプルプッア用のPチャンネルMOSFETが設けられ、読み出し用の共通相補データ線RCD、RCDをほゞ等しい所定の電位に設定するイコライズ回路と、
書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバとを有し、
メモリセルMCへのデータの書き込み後、相補データ線D0,D0ないしD1,D1をほゞ等しい所定の電位に設定するイコライズ回路と、読み出し用の共通相補データ線RCD、RCDをほゞ等しい所定の電位に設定するイコライズ回路とにより、書き込み動作によって大きな電位差を持つようにされた相補データ線D0,D0ないしD1,D1の電位をほゞ等しい所定の電位に設定するイコライズを実施するスタティック型RAM。

また、原査定の拒絶の理由に引用された特開平3-29189号公報(平成3年2月7日出願公開。以下、「引用例2」という。)には、次の記載がある。

(イ)[産業上の利用分野]
本発明は半導体集積回路のスタティックランダムアクセスメモリ(以下、SRAMと記す)に関する。」(第1頁左下欄第20行〜同頁右下欄第3行)

(ロ)[従来の技術]
第5図に従来のSRAMの一例の要部を示す。…(中略)…ビット線BL、BLの一方はNMOSTr.29〜31から構成されるプリチャージ回路に接続され、他方にはデータ書き込み回路及び読み出し回路が接続されている。第6図は従来の書き込み回路とその制御回路の回路図である。第5図、第6図のRAMにおいてデータの書き込みは次のように行われる。アドレスが非確定のときプリチャージ信号PCはハイレベル(以下、”H”と記す)であり、NMOSTr.29〜31は導通状態となり、ビット線BL、BLは同電位かつ電源電圧VDDからNMOSTr.の閾値電圧だけ低い電位(以下、VDD-VTNと記す)にプリチャージされる。」(第1頁右下欄第5行〜第2頁左上欄第10行)

(ハ)[課題を解決するための手段及び作用]
本発明のSRAMは、外部から与えられたアドレスにより選択されるメモリセルに対して読み出し及び書き込みの動作を行うとともに、読み出し・書き込みの動作の後にビット線データの消去のためのプリチャージを行うスタティックランダムアクセスメモリであって…(中略)…プリチャージ期間中に遅延回路により確保された時間、本来のプリチャージ回路と共に書き込み回路によってもビット線のプリチャージを行う。」(第2頁右下欄第3行〜同欄第18行)

(ニ)第1図は本発明の一実施例の書き込み回路及び書き込み制御回路の回路図であり、この書き込み回路は従来例と同様に第5図に示したSRAMのビット線の他端に接続される。…(中略)…第1図と第5図において書き込みは従来例と同様に行われる(第2図参照)。…(中略)…書き込みが終了し、書き込み制御信号WEが“L”、プリチャージ信号PCが“H”となり、ワード線WL1が“L”となってメモリセルC1は非選択となる。書き込み回路2のNANDゲート8,9の出力はセット端子12(WE)により“H”になる。…(中略)…このため、NANDゲート8,9の出力はバッファゲート6,7及びNMOSTr、4,5を経てビット線BL,BLに伝えられ、ビット線BL,BLの電位をVDD-VTNにする。また同時にプリチャージ回路によりビット線BL,BLのプリチャージが行われる。(第3頁左上欄第2行〜同欄第18行)

(ホ)〔発明の効果〕
以上説明したように本発明は、書き込み後のプリチャージをプリチャージ回路と書き込み回路により同時に行うので、プリチャージ回路を構成しているトランジスタを大きくしなくともプリチャージ時間を短縮できる効果がある。(第3頁右下欄第14行〜同欄第19行)

これらの記載により、引用例2には、次の発明(以下、「引用例2記載発明」という。)が記載されていると認められる。

書き込み後のビット線BL,BLのプリチャージ時間を短縮するために、ビット線BL,BLに対して行うNMOSTr.29〜31から構成される従来のプリチャージ回路(第5図)と共に、書き込み回路2(第1図)にもプリチャージを行う機能を持たせているスタティックランダムアクセスメモリ。

4.対比
本願発明と引用例1記載発明とを対比すると、引用例1記載発明の「相補データ線D0、D0ないしD1,D1」、「読み出し用の共通相補データ線RCD、RCD」、「書き込み用の共通相補データ線WCD、WCD」、「NチャンネルMOSFETQ8、Q9」、「PチャンネルMOSFETQ10、Q11」、「スタティック型RAM」は、それぞれ、本願発明の「ビット線」、「リードバス」、「ライトバス」、「第1の導電性トランジスタ」、「第2の導電性トランジスタ」、「半導体記憶装置」に相当している。
また、引用例1記載発明の「相補データ線D0、D0ないしD1,D1と回路の接地電位点の間にプルプッア用のPチャンネルMOSFETQ5,Q6が設けられ、相補データ線D0、D0ないしD1,D1をほゞ等しい所定の電位に設定するイコライズ回路」と「読み出し用の共通相補データ線RCD、RCDと回路の接地電位点の間にプルプッア用のPチャンネルMOSFETが設けられ、読み出し用の共通相補データ線RCD、RCDをほゞ等しい所定の電位に設定するイコライズ回路」は、書き込み動作によって大きな電位差を持つようにされた相補データ線の電位をほゞ等しい所定の電位に設定するイコライズを実施するものであり、ロウレベル(負の電源電圧VEE)にされた相補データ線D0、D0ないしD1,D1をハイレベル(接地電位)に設定するもの、つまり相補データ線D0、D0ないしD1,D1の電位を上昇させるプリチャージ機能を有するものであることは、技術常識から明らかであるから、それぞれ、本願発明の「第1のプリチャージ手段」と「第2のプリチャージ手段」に相当しているものと認められる。
さらに、本願発明の「前記ライトバスに接続され、前記ライトバスをプリチャージする第3のプリチャージ手段」と引用例1記載発明の「書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバ」とは、どちらも「前記ライトバスに接続され、前記ライトバスに信号を供給する手段」である点で一致している。

したがって、両者の発明の一致点及び相違点は次のとおりである。

[一致点]
複数のメモリセルと、
前記メモリセルを行方向に選択するワード線と、
前記メモリセルを列方向に選択するビット線と、
前記ビット線を介し前記メモリセルのデータを読み出すリードバスと、
前記ビット線を介し前記メモリセルへデータを書き込むライトバスと、
前記ビット線とライトバスとの間に設けられた第1の導電性トランジスタと、
前記ビット線とリードバスとの間に設けられた第2の導電性トランジスタと、
前記ビット線に接続され、前記ビット線をプリチャージする第1のプリチャージ手段と、
前記リードバスに接続され、前記リードバスをプリチャージする第2のプリチャージ手段と、
前記ライトバスに接続され、前記ライトバスに信号を供給する手段とを有し、
前記メモリセルへのデータの書き込み後、第1及び第2のプリチャージ手段により前記ビット線をプリチャージすることを特徴とする半導体記憶装置である点。

[相違点1]
本願発明では、クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりしているのに対して、
引用例1記載発明では、データの書き込みや読み出しが、クロック信号に基づいていることが明らかでない点。

[相違点2]
ライトバスに信号を供給する手段が、本願発明では、ライトバスをプリチャージする第3のプリチャージ手段であり、前記メモリセルへのデータの書き込み後、第1、第2及び第3のプリチャージ手段により前記ビット線をプリチャージするのに対して、
引用例1記載発明では、書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバであって、プリチャージ機能がない点。

5.判断
5-1相違点1について
クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりすることは、周知であるから(もし、必要ならば、特開平3-278394号公報の第1頁右下欄第16行〜同欄第18行の「従来の同期式SRAM装置は、クロック信号の1クロック周期の間に、データの読出し及び書込みの何れか一方しか行えない構成となっている」、特開平8-321180号公報の段落【0003】の「高速化のためにクロック信号を用いて、チップ内部を同期動作するシンクロナスSRAM」を参照)、引用例1記載発明のスタティック型RAMにおいて、クロック信号に基づいて、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出したりするようにして、本願発明のように構成することは、当業者が容易に想到し得る程度のことである。

5-2相違点2について
引用例2記載発明のSRAMでは、書き込み後の相補データ線のプリチャージ時間を短縮するために、書き込み回路にもプリチャージする機能を持たせている。
そして、引用例1記載発明も、書き込み後の相補データ線のプリチャージを実施するSRAMである。
そうすると、プリチャージ時間を短縮するために、引用例1記載発明における「書き込み回路」である「書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバ」にも、引用例2記載発明のように、相補データ線をプリチャージする機能を付加して、本願発明のように構成することは、当業者が容易に想到し得る程度のことである。

5-3本願発明の効果について
引用例1記載発明の「書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバ」は、カラムスイッチを構成するNチャンネルMOSFETQ8とQ9を介して、相補データ線D0、D0ないしD1,D1に接続されており、NチャンネルMOSFETQ8とQ9は、相補データ線D0、D0ないしD1,D1の電位が低い間、有効に動作し、その電位の上昇に伴い電流が流れなくなる。つまり、引用例1記載発明の「書き込み用の共通相補データ線WCD、WCDにライトアンプWAの出力信号を供給するインバータ回路N2とN3で構成されるドライバ」が相補データ線D0、D0ないしD1,D1をプリチャージする機能を持てば、当然、プリチャージの初期立ち上がりはライトバス側からのNMOSトランジスタにより高速で立ち上げる効果が生じる。
また、引用例1記載発明の「読み出し用の共通相補データ線RCD、RCDと回路の接地電位点の間にプルプッア用のPチャンネルMOSFETが設けられ、読み出し用の共通相補データ線RCD、RCDをほゞ等しい所定の電位に設定するイコライズ回路」は、カラムスイッチを構成するPチャンネルMOSFETQ10とQ11を介して、相補データ線D0、D0ないしD1,D1に接続されており、PチャンネルMOSFETQ10とQ11は、NチャンネルMOSFETQ8とQ9とは逆の動作をするから、相補データ線D0、D0ないしD1,D1の電位が低い間、電流が流れず、その電位の上昇に伴い有効に動作するようになるから、当然、ハイレベルに近い電位になるとリードバス側のPMOSトランジスタで高速にチャージできる効果を生じている。
したがって、本願発明の効果は、引用例1記載発明及び引用例2及び上記周知技術から、当業者が容易に予測し得る程度のものである。

6.むすび
以上のとおり、本願発明は、引用例1記載発明及び引用例2記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2005-08-16 
結審通知日 2005-08-23 
審決日 2005-09-12 
出願番号 特願平10-26001
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 大日方 和幸
特許庁審判官 植松 伸二
竹井 文雄
発明の名称 半導体記憶装置  
代理人 徳丸 達雄  

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