• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F
審判 査定不服 4項1号請求項の削除 特許、登録しない。 G06F
管理番号 1127222
審判番号 不服2004-2284  
総通号数 73 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1998-06-26 
種別 拒絶査定不服の審決 
審判請求日 2004-02-05 
確定日 2005-12-01 
事件の表示 平成 8年特許願第334209号「半導体集積回路」拒絶査定不服審判事件〔平成10年 6月26日出願公開、特開平10-171774〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.出願の経緯
本願は、平成8年12月13日に出願されたものであって、平成15年12月16日付けで拒絶査定がなされ、これに対し、平成16年2月5日に拒絶査定に対する審判請求がなされるとともに、平成16年2月26日付けで手続補正がなされたものである。
2.平成16年2月26日付けの手続補正についての補正却下の決定
(補正の内容)
請求人は、平成16年2月26日付けで手続補正書(以下、本件手続補正書という。)を提出し、明細書の補正を行っているところ、特許請求の範囲については次のように補正している。
「【請求項1】 単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、該外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路と、前記内部クロック信号に応答してデータを出力する出力回路とを有する半導体集積回路であって、
該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路。
【請求項2】 前記位相同期回路以外の周辺回路に電源を供給する第2の電源回路をさらに有することを特徴とする請求項1に記載の半導体集積回路。
【請求項3】 前記専用電源回路は、外部電源電圧を降圧した降圧電源を前記位相同期回路に供給することを特徴とする請求項1または2に記載の半導体集積回路。
【請求項4】 前記専用電源回路は、前記外部電源電圧と前記位相同期回路の間に接続され、ゲートに制御電圧を受けるトランジスタと、
該ゲートに接続された容量手段とを含むことを特徴とする請求項3に記載の半導体集積回路。
【請求項5】 前記専用電源回路は前記可変遅延回路に接続されていることを特徴とする請求項1に記載の半導体集積回路。
【請求項6】 前記位相制御回路は、さらに、
前記外部クロック信号を分周して分周クロック信号を生成する分周回路と、
前記分周クロック信号が第1の入力に供給され、前記内部クロック信号に応答したフィードバッククロック信号が第2の入力に供給され、該第1および第2の入力の位相を比較する位相比較回路と、
該位相比較回路の出力に基づいて前記可変遅延回路の前記単位遅延ユニットの数を選択する遅延制御回路とを具備することを特徴とする請求項1に記載の半導体集積回路。
【請求項7】 前記分周回路は、Xを2以上の整数として、前記外部クロック信号をX分周した前記分周クロック信号を生成し、
前記位相比較回路は、前記外部クロック信号のX周期毎に前記第1および第2の入力の位相を比較することを特徴とする請求項6に記載の半導体集積回路。
【請求項8】 前記外部クロック信号は、入力回路を介して前記分周回路に供給され、
前記位相比較回路の前記第2の入力には、前記内部クロック信号に相当する信号をダミー出力回路およびダミー入力回路を介して遅延させた前記フィードバッククロック信号を供給することを特徴とする請求項6に記載の半導体集積回路。
【請求項9】 前記半導体集積回路は、シンクロナスDRAMであることを特徴とする請求項1〜8のいずれか1項に記載の半導体集積回路。
【請求項10】 前記専用電源回路とは異なる第2の電源回路から電源が供給され、
前記外部クロック信号から内部動作クロックを生成する内部動作クロック生成回路と、
前記データ出力回路の前段に設けられた複数段の処理回路と、
前記データ出力回路および前記複数の処理回路の間にそれぞれ設けられた伝達スイッチをさらに有し、
前記伝達スイッチは前記内部動作クロックに応答して制御されることを特徴とする請求項1に記載の半導体集積回路。」
(補正の適否の検討)
上記補正の適否について検討すると、請求項の数が、補正前は9であったのに対し、補正後には10となっており、請求項の数が増加している。
したがって、上記補正が特許法第17条の2第4項第1号の規定を満たさないことは明らかである。
また、請求項1の「前記内部クロック信号に応答してデータを出力する出力回路とを有する」との点は、補正前の請求項1に新たな要件を追加するものであって、補正前の請求項1の構成要件を限定するものではない。
したがって、上記補正は、特許法第17条の2第4項第2号に規定する減縮に該当しない。
そして、上記補正は、特許法第17条の2第3号乃至第4号に該当するものでもない。
(結論)
よって、本件の手続補正は、その余を検討するまでもなく、適法になされたものではないから、特許法第159条第1項で読み替えて準用する特許法第53条第1項の規定により却下する。
3.本件発明について
(本件発明の内容)
本件手続補正書による補正は上記のとおり却下されたので、本願の請求項1乃至9に係る各発明は、平成11年11月5日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1乃至9に記載されたとおりのものであるところ、請求項1に係る発明(以下、本件発明という。)は次のとおりのものである。
「単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、該外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路を有する半導体集積回路であって、
該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路。」
(刊行物記載の発明)
原審において引用された特開平8-180676号公報(以下、刊行物1という。)には、同期型半導体記憶装置に関し、次のように説明されている。
「【0123】＜＜第3の実施例＞＞図9はこの発明の第3の実施例であるSDRAMにおけるDDLL(Digital Delay Locked Loop)回路の構成を示すブロック図である。
【0124】同図に示すように、第3の実施例のDDLL回路はクロックバッファ51、位相検出器52、クロックバッファ56、ディレイ素子57、ディレイライン58、CASレイテンシ設定回路1及びスイッチ回路5から構成される。
【0125】クロックバッファ51は外部クロック信号eｘｔCLKをバッファリングしてクロック信号ECLKを位相検出器52の一方入力に付与するとともに、ノードN6にも出力する。
【0126】位相検出器52は、クロック信号ECLKとクロックバッファ56より得られるクロック信号RCLKとの位相を比較して、“H”あるいは“L”のアップ信号バーUP及びダウン信号DOWNをディレイ素子57に出力する。なお、位相検出器52の内部構成は図18で示した構成と同様である。
【0127】ディレイライン58はノードN5に接続され、ノードN5より得られる信号をある遅延時間遅延させて遅延信号S58を出力する。
【0128】ディレイ素子57はノードN4より得られるクロック信号ECLKあるいはクロック信号ECLKがディレイライン58を介して得られる遅延クロック信号RECLKを入力信号として受け、その入力信号を反転アップ信号バーUP及びダウン信号DOWNに応じてある遅延時間遅延させて遅延クロック信号DCLKをクロックバッファ56に出力する。
【0129】図10はディレイ素子57の内部構成を示す回路図である。同図に示すように、ディレイ素子57は2m個のインバータIV1〜IV(2m)の直列接続により構成され、インバータIV1の入力部に入力信号IN57を受ける。そして、インバータIV2,IV4,…,IV(2m)の出力がそれぞれ、セレクタ回路22内のNMOSトランジスタQ21,Q22,…,Q2mのドレインに付与される。
【0130】セレクタ回路22の各トランジスタQ21〜Q2mはゲートに内部選択信号ST1〜STmを受ける。セレクタ回路22は反転アップ信号バーUP及びダウン信号DOWNNに基づき、内部選択信号ST1〜STmのうち1の信号STk(k=1〜m)を“H”にする。この際、反転アップ信号バーUPパルスが出力されるときはkが小さくなる方向に選択し、ダウン信号DOWNパルスが出力されるときはkが大きくなる方向に選択する。
【0131】その結果、選択されたトランジスタQkのソースより得られる出力信号OUTkがディレイ素子57の遅延クロック信号DCLKとしてクロックバッファ56に出力される。
【0132】クロックバッファ56は遅延クロック信号DCLKをバッファリングしてクロック信号RCLKとして位相検出器52の他方入力に出力するとともに、内部クロック信号inｔCLKとして出力する。
【0133】CASレイテンシ設定回路1はCASレイテンシ設定用の制御信号SC1に基づき、CASレイテンシ情報V1をスイッチ回路5に与える。
【0134】スイッチ回路5は、CASレイテンシ情報V1に基づき、ノードN4〜N6間及びノードN5〜N6間のうち一方の経路を導通状態にする。すなわち、CASレイテンシ情報V1が比較的大きいCASレイテンシを指示するときノードN4〜N6間を導通状態にし、比較的小さいCASレイテンシを指示するときノードN5〜N6間を導通状態する。
【0135】なお、CASレイテンシ設定回路1の内部構成は図6で示した第1の実施例のCASレイテンシ設定回路1の内部構成と同じであり、また、スイッチ回路5の内部構成は図6で示した第1の実施例のスイッチ回路2と等価な構成であり、ノードN1〜N3がそれぞれノードN4〜N6に置き換わるだけである。
【0136】このような構成において、CASレイテンシが比較的に大きい場合はスイッチ回路5によりノードN4〜ノードN6間が導通状態とされ、ディレイ素子57による遅延だけで遅延クロック信号DCLKを発生するため、比較的高い周波数のクロック信号RCLKが出力可能となる。
【0137】ディレイ素子57による遅延時間は、CASレイテンシが大きい場合のSDRAMの高速な動作周波数においてもDDLL回路が外部クロック信号eｘｔCLKをロックし、正確な内部クロック信号inｔCLK(=発振信号VCLK)を発生することができる遅延時間に設定される。
【0138】すなわち、CASレイテンシが大きい場合、高速動作を行うSDRAMの動作周波数は合わせてDDLL回路のロックできる周波数帯域を高くしておく。
【0139】そして、CASレイテンシが小さい場合は、スイッチ回路5によりノードN5〜ノードN6間が導通状態とされ、ディレイ素子57及びディレイライン58による遅延により遅延クロック信号DCLKを発生するため、比較的低い周波数の遅延クロック信号DCLKが出力可能となる。
【0140】すなわち、CASレイテンシが小さい場合のSDRAMの低速な動作周波数に合わせてDDLL回路のロックできる周波数帯域を低くしておく。
【0141】ディレイ素子57及びディレイライン58による遅延時間は、CASレイテンシが小さい場合のSDRAMの動作周波数においてもPLLが外部クロック信号eｘｔCLKをロックし、正確な内部クロック信号inｔCLKを発生することができる遅延時間に設定される。
【0142】このように、第3の実施例のSDRAMにおけるDDLL回路は、SDRAMにおいて設定されるCASレイテンシに応じて、クロック信号ECLKに対する遅延時間を切り換えてDDLL回路のロックできる周波数帯域を広げることにより、動作周波数の変動があっても常に正確な内部クロック信号を発生することができる。」
また、第4実施例には、第3実施例のCASレイテンシ設定回路に代えて、動作周波数設定回路を用いたものが記載されている。
したがって、上記刊行物1には、次の発明が記載されている。
複数のインバータを縦続接続したディレイ素子と、複数のインバータのうちの所定数をクロック信号が通過するように制御する位相検出器とを有し、この構成により、クロック信号に同期した遅延クロック信号を生成するようにした同期型半導体記憶装置。
(対比・検討)
本件発明と上記刊行物1記載の発明とを対比すると、
(i)上記刊行物1記載の発明は、複数のインバータを縦続接続したディレイ素子を有しており、本件発明が、単位遅延ユニット複数段からなる可変遅延回路を有する点と実質的な差異はない。
(ii)上記刊行物1記載の発明においては、複数のインバータのうちの所定数をクロック信号が通過するように制御する位相検出器を有しており、ディレイ素子とこの位相検出器とを含む構成を上記刊行物1記載の発明が有するとする点は、本件発明が、単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路を有するとする点と実質的な差異はない。
したがって、本件発明と上記刊行物1記載の発明とは次の点で相違し、その余では一致する。
本件発明が、位相同期回路に対して専用の電源を供給する専用電源回路を設けるとしているのに対し、上記刊行物1にはその点についての記載がない点
(相違点についての検討)
しかるに、電位変動に帰因する遅延時間の変動を、遅延回路に対して専用の電源回路を設けることで抑制するとすることは、本件出願前普通に知られたことである(必要ならば、例えば、特開平2-189792号公報(定電圧発生回路を設けることが記載されている。)を参照されたい。)から、上記刊行物1記載の発明においても、遅延時間の変動が起こるということであれば、その遅延時間の変動を抑えるために、ディレイ素子への電源供給を専用の電源回路により行うとすることは当業者が適宜なし得ることにすぎない。
その際、ディレイ素子を制御する位相検出回路に遅延時間の変動要因があるということであれば、その位相検出回路に対しても、専用の電源回路により電源供給を行うとすることは当業者が適宜なし得ることにすぎない。
(まとめ)
したがって、本件発明は、上記刊行物1に記載された発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2005-09-29 
結審通知日 2005-10-04 
審決日 2005-10-18 
出願番号 特願平8-334209
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 572- Z (G06F)
P 1 8・ 571- Z (G06F)
最終処分 不成立  
前審関与審査官 須原 宏光、加藤 俊哉  
特許庁審判長 川名 幹夫
特許庁審判官 堀江 義隆
彦田 克文
発明の名称 半導体集積回路  
代理人 土屋 繁  
代理人 石田 敬  
代理人 西山 雅也  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ