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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1135496 |
| 審判番号 | 不服2001-20547 |
| 総通号数 | 78 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1998-09-14 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2001-11-15 |
| 確定日 | 2006-04-27 |
| 事件の表示 | 平成 9年特許願第 50316号「記憶装置」拒絶査定不服審判事件〔平成10年 9月14日出願公開、特開平10-247388〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成9年3月5日の出願であって、平成13年10月4日付けで拒絶の査定がされ、この査定を不服として、平成13年11月15日付けで審判が請求され、当審において、平成17年11月29日付けで、平成13年11月29日付の手続補正書に対する補正却下の決定及び拒絶の理由の通知がされ、拒絶の理由の通知において指定された期間内である平成18年2月6日付けで手続補正及び意見書が提出されたものである。 2.本願の請求項1に係る発明(以下、「本願発明1」という。)は、平成18年2月6日付けの手続補正書により補正された明細書及び図面からみて、その特許請求の範囲の請求項1に記載された以下のとおりのものと認める。 「【請求項1】 記憶装置の外部との入出力データのやり取りを外部クロックに同期して所定の外部ビット幅で行う外部入出力部と、 前記外部クロックを逓倍して内部クロックを発生する逓倍回路と、 前記記憶装置のメモリセルアレイへの書き込み及び読み出し動作を所定の内部ビット幅で行う内部入出力部とを具備し、 前記メモリセルアレイへの書き込み及び読み出し動作は前記内部クロックにより制御され、 かつ前記内部ビット幅は前記外部ビット幅よりも小さくされており、 前記記憶装置はバーストモード機能を有し、前記外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、前記カラム入力アドレス信号に対して前記内部クロックに同期して一定の規則に従う演算が加えられることにより、逓倍数に等しい数の新しいカラム内部アドレスが時系列的に発生されることを特徴とする記憶装置。」 3.当審の拒絶理由 一方、当審において平成17年11月29日付けで通知した拒絶の理由の概要は、本願発明は、本願の出願日前の平成7年3月31日に頒布された特開平07-084987号公報(以下、「刊行物1」という。)に記載された発明と、本願の出願日前の平成7年3月20日に頒布された特開平07-078495号公報(以下、「刊行物2」という。)に記載された技術事項及び周知技術により当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない、というものである。 4.刊行物に記載された発明 4-1.刊行物1に記載された発明 上記刊行物1には、半導体集積回路に関して、図面と共に、以下の事項が記載されている。 本発明の目的は、相互に異なる周波数のクロック信号に同期動作される複数の回路領域相互間において一方の回路領域からの並列的なアクセス指示とこれを受ける他方の回路領域における直列的なアクセス動作とを同期的に行うことができる半導体集積回路を提供することにある。本発明の別の目的は、同一半導体基板に敷き詰めゲート領域と共に実装されたマクロセルの動作性能を充分に引き出すことができる半導体集積回路を提供することにある。本発明の更に別の目的は、相対的に高速動作可能なRAMの一つのポートを相対的に動作速度の遅い回路領域からはマルチポートとしてアクセスできる半導体集積回路を提供することにある。(段落【0007】) 【実施例】図1には本発明に係る半導体集積回路の一実施例がチップイメージで示される。この半導体集積回路は、ASIC例えばゲートアレイの手法を部分的に採用して構成されるものであり、チップ1の周辺部には多数のボンディングパッド2と入出力バッファ3が配置され、その中央部分には敷き詰めゲート領域4と複合マクロセル5が配置される。 上記敷き詰めゲート領域4は、繰り返し的に多数配置された基本回路の接続態様によって所要の機能が実現される。例えばゲートアレイの相補型MOS基本セルが多数配置されて構成される。6はクロックパルスジェネレータ(CPG)であり、例えば外部から供給されるシステムクロック信号φを分周または単に整形して第1のクロック信号CLKを生成する。敷き詰めゲート領域4の回路は当該第1のクロック信号CLKに同期動作される。本実施例において第1のクロック信号CLKの周波数はfとされる。 上記複合マクロセル5は、RAMコア7と速度変換回路領域8を含み、夫々はマクロセルとされ、所要の機能を実現するために夫々選択されて合体された複合的なマクロセルである。マクロセルは、上記敷詰めゲート領域4よりも回路素子の集積密度が高くされ、その機能が予め決定されている機能ブロックである。また複合マクロセルの構造にしておけば、コアと周辺部分との組合わせにより、多様な機能を持った複合マクロセルを提供できることになり、マクロセル機能の充実化を図ることができる。(段落【0014】〜【0016】) 図2には上記RAMコア7の一例ブロック図が示される。メモリアレイ10は、リード・ライト可能なメモリセルMCがマトリクス配置され、メモリセルMCの選択端子が対応する行のワード線WLに結合され、そのデータ入出力端子が対応する列のデータ線DLに結合される。メモリセルMCを選択するためのアドレス信号はアドレス入力端子aiからアドレスバッファ11に供給され、これがデコーダ12にて解読されることにより、ワード線選択信号とデータ線選択信号が形成される。ワード線選択信号はワードドライバ13に供給され、選択されるべきワード線がそれによって選択レベルに駆動される。データ線選択信号はカラムスイッチ回路14に供給され、それによって選択されるべきデータ線をコモンデータ線15に結合する。コモンデータ線15はリード・ライト制御回路16に結合される。リード・ライト制御回路16は上記コモンデータ線15に結合されたメモリセルMCに対して読み出しを行うか書き込みを行うかを選択する。その動作はリード・ライト信号ｒ/ｗによって指示される。外部からの書き込みデータはデータ入力端子dinjからデータ入力バッファ17に供給され、所定のタイミングを以ってリード・ライト制御回路16に供給される。メモリセルMCからコモンデータ線15に読み出されたデータは所定のタイミングでリード・ライト制御回路16を介してセンスアンプ18に供給され、これによって増幅された読出しデータはその後段のデータ出力バッファ19から所定のタイミングでデータ出力端子dｏjに出力される。20はRAMコア7のタイミング発生回路であり、クロック信号ckに同期して内部の各種動作タイミング信号を発生する。以上より明らかなように上記RAMコア7は書き込み及び読み出しが可能なシングルポートのRAMとされ、クロック信号ckに同期してダイナミックに動作される。(段落【0020】) 図3には上記速度変換回路領域8の一実施例ブロック図が示される。同図に示される速度変換回路領域8は、敷き詰めゲート領域4の回路がRAMコア7を見掛け上デュアルポートRAMとしてアクセスできるようにするものである。特に、同図に示される構成は、敷き詰めゲート領域4の回路がメモリアクセスの単位動作サイクル期間に並列的な書き込みアクセス又は並列的な読み出しアクセスをRAMコア7に対して行えるようにする。そのアクセスを受けるRAMコア7は実際には直列的に動作し、高速処理される。 すなわち、速度変換回路8は、敷き詰めゲート領域4から並列的に供給される2種類のアドレス信号A(A)i、A(B)iを直列に変換してRAMコア7のアドレス入力端子aiに供給するアドレス並列・直列変換回路30と、敷き詰めゲート領域4から並列的に供給される2種類の書き込みデータDin(A)j、Din(B)jを直列に変換してRAMコア7のデータ入力端子dinjに供給するライトデータ並列・直列変換回路31と、RAMコア7のデータ出力端子dｏjから直列的に出力された読み出しデータを並列に変換してデータDｏ(A)j、Dｏ(B)jを出力するリードデータ直列・並列変換回路32と、上記第1のクロック信号CLKに基づいて当該第1のクロック信号CLKの周波数(f)に対して逓倍例えば2倍された周波数(2f)の第2のクロック信号ckを形成してRAMコア7に供給する逓倍クロック発生回路33とを備える。上記ライトデータ並列・直列変換回路31はリード・ライト信号R/W(A)、R/W(B)によってリード動作が指示されるときその出力は高インピーダンス状態に制御される。上記リードデータ直列・並列変換回路32はリード・ライト信号R/W(A)、R/W(B)によってライト動作が指示されるときその出力は高インピーダンス状態に制御される。尚、同図において34はRAMコア7のテスト回路であり、TESTDinはテストデータ入力、TESTDｏはテストデータ出力である。 アドレス並列・直列変換回路30はクロック信号CLKに同期してアドレス信号A(A)i、A(B)iを並列的に取り込む。クロック信号CLKのサイクルで規定される敷き詰めゲート領域側4のメモリアクセスサイクルにおいてリード・ライト信号R/W(A)、R/W(B)で示される動作モードがライト動作の時、ライトデータ並列・直列変換回路31はクロック信号CLKに同期して書き込みデータDin(A)j、Din(B)jを並列的に取り込む。このようにして並列的に取り込まれたアドレス信号及び書き込みデータは、クロック信号ckに同期して直列的にRAMコア7に供給される。リード・ライト信号R/W(A)、R/W(B)によって書き込み動作が指示されたRAMコア7において、クロック信号CLKの1サイクルに2サイクル変化されるクロック信号ckの最初のサイクルではA系のアドレス信号A(A)iによって選択されたメモリセルにA系の書き込みデータDin(A)jが書き込まれ、クロック信号ckの次のサイクルではB系のアドレス信号A(B)iによって選択されたメモリセルにB系の書き込みデータDin(B)jが書き込まれる。一方、クロック信号CLKのサイクルで示されるメモリアクセスサイクルにおいてリード・ライト信号R/W(A)、R/W(B)で示される動作モードがリード動作の時は、クロック信号ckの最初のサイクルではA系のアドレス信号A(A)iによって選択されたメモリセルからの読み出しデータがRAMコア7のデータ出力端子dｏjからリードデータ直列・並列変換回路32に供給されてラッチされ、これに続くクロック信号ckの次のサイクルではB系のアドレス信号A(B)iによって選択されたメモリセルからの読み出しデータがリードデータ直列・並列変換回路32にラッチされ、所定のタイミングを以ってデータ直列・並列変換回路32から双方の読み出しデータDｏ(A)j、Dｏ(Bj)が並列的に読み出される。(段落【0021】〜【0023】) そして、上記摘記事項【0021】〜【0023】の記載から、書き込みデータ(Din(A)j、Din(B)j)は、第1のクロック信号(CKL)に同期して、取り込まれ、読み出しデータ(Dｏ(A)j、Dｏ(B)j)は、第1のクロック信号(CKL)に同期して、外部へ出力されているので、上記刊行物1には、 「複合マクロセル(5)の外部から入力される書き込みデータ(Din(A)j、Din(B)j)及び外部へ出力される読み出しデータ(Dｏ(A)j、Dｏ(B)j)を第1のクロック信号(CLK)に同期して所定の外部ビット幅で行うライトデータ並列・直列変換回路(31)及びリードデータ直列・並列変換回路(32)と、 前記第1のクロック信号(CLK)を逓倍して第2のクロック信号(ck)を発生する逓倍クロック発生回路(33)と、 前記複合マクロセル(5)のメモリセルアレイ(10)への書き込み及び読み出し動作を所定の内部ビット幅で行うデータ入力バッファ(17)及びデータ出力バッファ(19)とを具備し、 前記メモリセルアレイ(10)への書き込み及び読み出し動作は前記第2のクロック信号(ck)により制御され、 アドレス並列・直列変換回路(30)はクロック信号CLKに同期してアドレス信号(A(A)i、A(B)i)を並列的に取り込み、アドレス信号は、クロック信号(ck)に同期して直列的にRAMコア(7)に供給され、 前記アドレス信号はアドレス入力端子(ai)からアドレスバッファ(11)に供給され、これがデコーダ(12)にて解読されることにより、データ線選択信号が形成される。 データ線選択信号はカラムスイッチ回路(14)に供給され、それによって選択されるべきデータ線をコモンデータ線(15)に結合するものである複合マクロセル。」に関する発明(以下。「刊行物1記載発明」という。)が記載されている。 4-2.刊行物2に記載された発明 上記刊行物2には、高速自己テスト回路内蔵半導体記憶装置に関して、図面と共に、以下の記載がなされている。 【作用】本発明によれば、LSIの大規模化・高速化が、さらに進展した場合でも、テストコストの増大を抑制することができる。(段落【0008】) 【実施例】次に、図1を参照して、本発明の実施例について説明する。図1は、内部回路としてスタティックメモリ(SRAM)を持つLSIをテストする場合の回路構成図である。図2に動作タイミング図を示す。外部クロック(CLK)、アドレス入力データ入力は周波数(f)で与えられる。クロックはLSI内部の位相同期ループ回路(PLL)回路により、逓倍(本実施例では4倍)する。また、アドレスの一部(本実施例では、LSI内部で4倍のクロックを使用するため、下位2ビット分)が内部のアドレス自動インクリメンタ(AGU)により、内部クロック周波数でインクリメントされる。(段落【0009】) 上記摘記事項の記載から、刊行物2には、 外部クロック(外部CLK)を逓倍して内部のクロック信号(CLK)として利用する同期型の半導体記憶装置において、上記外部クロック(外部CLK)に同期したアドレスの下位2ビット分が内部アドレスインクリメンタ(AGU)により、内部クロック周波数でインクリメントされる発明が記載されている。 5.対比 本願発明と刊行物1記載発明とを比較すると、 刊行物1記載発明の「複合マクロセル(5)」は、データを記憶保持する機能を有しているから、本願発明の「記憶装置」に相当している。 また、刊行物1記載発明の「第1のクロック信号(CLK)」及び「第2のクロック信号(ck)」は、その機能からみて、それぞれ、本願発明の「外部クロック」及び「内部クロック」に相当している。 また、刊行物1記載発明の「書き込みデータ(Din(A)j、Din(B)j)」は、「複合マクロセル(5)」の外部から入力されるものであるので、入力データに相当するものであり、また、刊行物1記載発明の「外部へ出力される読み出しデータ(Dｏ(A)j、Dｏ(B)j)」は、「複合マクロセル(5)」外部へ出力されるものであるので、出力データに相当するものである。したがって、刊行物1記載発明の「書き込みデータ(Din(A)j、Din(B)j)及び外部へ出力される読み出しデータ(Dｏ(A)j、Dｏ(B)j)」は、本願発明の「入出力データ」に相当している。 また、本願発明の「外部入出力部」は、本願の明細書の段落【0027】の「…外部入出力部12からなっている。」の記載から、本願発明の「I/O多重化回路(10)」と外部とを接続する接続ラインを指しているので、刊行物1記載発明の「ライトデータ並列・直列変換回路(31)」と外部との間及び「リードデータ直列・並列変換回路(32)」と外部との間に当然存在する接続ラインが、本願発明の「外部入出力部」に相当している。 また、刊行物1記載発明の「逓倍クロック発生回路(33)」は、「第1のクロック信号(CLK)」の周波数を逓倍しているので、本願発明の「逓倍回路」に相当している。 また、刊行物1記載発明の「データ入力バッファ(17)及びデータ出力バッファ(19)」は、本願発明の「内部入出力部」に相当している。 また、刊行物1記載発明は、「ライトデータ並列・直列変換回路(31)」によって、並列信号として、「外部から入力される書き込みデータ(Din(A)j、Din(B)j)」を直列の書き込みデータ(Dinj)に変換して内部に取り込むと共に、「リードデータ直列・並列変換回路(32)」によって、内部の直列の読み出しデータ(Dｏj)を並列の「読み出しデータ(Dｏ(A)j、Dｏ(B)j」に変換して「外部」へ出力しているので、引用例記載発明において、「内部ビット幅」は「外部ビット幅」よりも小さくなっている。 また、刊行物1記載発明の「データ選択線信号」は、クロック信号(ck)に同期して供給されたアドレス信号がデコーダ(12)によって解読されたものであるので、本願発明の「カラム内部アドレス」に相当するものである。 また、刊行物1記載の「アドレス信号(A(A)i、A(B)i)」は、本願の入力アドレスに相当するものであり、内部にカラムアドレスを含むものであることは明らかである。 したがって、両者の発明は 「記憶装置の外部との入出力データのやり取りを外部クロックに同期して所定の外部ビット幅で行う外部入出力部と、 前記外部クロックを逓倍して内部クロックを発生する逓倍回路と、 前記記憶装置のメモリセルアレイへの書き込み及び読み出し動作を所定の内部ビット幅で行う内部入出力部とを具備し、 前記メモリセルアレイへの書き込み及び読み出し動作は前記内部クロックにより制御され、 かつ前記内部ビット幅は前記外部ビット幅よりも小さくされており、 前記記憶装置は、前記外部クロックに同期して入力アドレス信号が入力され、内部クロックに同期してカラム出力アドレスが発生される記憶装置。」 で一致し、 本願発明の記憶装置は、バーストモード機能を有し、外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、カラム入力アドレス信号に対して内部クロックに同期して一定の規則に従う演算が加えられることにより、逓倍数に等しい数の新しいカラム内部アドレスが時系列的に発生されるものであるのに対して 刊行物1記載発明の記憶装置は、バーストモード機能と一定の規則に従う演算を有するものではない点で相違する。 5.当審の判断 上記相違点について検討すると、 刊行物2に記載された発明のアドレス自動インクリメンタは逓倍数に等しい数の新しい内部アドレスを時系列的に発生しており、インクリメントすることも一定の規則に従う演算であるものと認められる。 そうすると、刊行物1記載発明における、カラム内部アドレスを刊行物2に記載された発明のような、アドレス自動インクリメントで発生させることは当業者が容易になし得ることである。 また、記憶装置において、外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、前記カラム入力アドレス信号に対して、内部クロックに同期してカラム内部アドレスを発生することをバーストモード機能と呼ぶことは周知(特開平09-027192号公報 段落【0055】、特開平08-287678号公報 段落【0010】-【0011】 図1等を参照されたい)であるから、刊行物2に記載された発明のようなアドレス自動インクリメントをバーストモード機能と呼ぶことに格別の技術的意義は認められない。 本願発明1の効果についても上記構成の採用に伴って当然予測される程度のものにすぎず、格別顕著なものがあるとは認められない。 6.むすび 以上のとおりであるので、本願発明1は、刊行物1に記載された発明と刊行物2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、当審で通知した拒絶の理由により、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-02-27 |
| 結審通知日 | 2006-02-28 |
| 審決日 | 2006-03-13 |
| 出願番号 | 特願平9-50316 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
大日方 和幸 |
| 特許庁審判官 |
右田 勝則 野崎 大進 |
| 発明の名称 | 記憶装置 |
| 代理人 | 中村 誠 |
| 代理人 | 河井 将次 |
| 代理人 | 橋本 良郎 |
| 代理人 | 鈴江 武彦 |
| 代理人 | 坪井 淳 |
| 代理人 | 河野 哲 |
| 代理人 | 村松 貞男 |