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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
|---|---|
| 管理番号 | 1137305 |
| 審判番号 | 不服2002-5698 |
| 総通号数 | 79 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-07-02 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2002-04-04 |
| 確定日 | 2006-05-31 |
| 事件の表示 | 平成 6年特許願第313492号「冗長論理システム及びフェールセーフシステム及び誤り検出機能付き論理システム」拒絶査定不服審判事件〔平成 8年 7月 2日出願公開、特開平 8-171581〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成6年12月16日の出願であって、平成14年2月5日付けで拒絶査定がされ、これに対して、同年4月4日に拒絶査定に対する審判請求がなされ、平成17年12月5日付けの手続補正書によって補正された明細書及び図面の記載からみて、請求項2に係る発明は、その特許請求の範囲の請求項2に記載された次のとおりのものと認める。(以下、「本願発明」という。)。 「【請求項2】同一の機能を有する機能ブロックを少なくとも2重化して持つ冗長論理システムであって、前記各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Tdelaｙだけ遅延させて入力する手段と、第二の機能ブロックの出力信号を一定時間Tdelaｙだけ遅延させてから前記第一の機能ブロックの出力と比較する手段とを備えることを特徴とする冗長論理システム。」 2.引用例 当審の拒絶理由に引用した、特開平4-149743号公報(以下、「引用例1」という。)には、図面とともに次の事項アないしウが記載されている。 ア. 「同一構成、同一機能を有する複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力結果を比較し、比較結果の一致が得られたときのみ処理結果が正統であると保証するよう構成したデータ処理装置において、上記データ処理構成要素のそれぞれに供給される基本クロックの位相又は電源電圧の大きさ又は放熱温度の高さ等の動作環境条件を、動作保証範囲内で異ならせるようにしたことを特徴とするデータ処理装置の駆動方式。」(第1頁左下欄5〜14行) イ. 「第1図において、1はデータ処理構成要素としてのマイクロプロセッサ、2はもう一方のデータ処理構成要素としてのマイクロプロセッサ、3はマイクロプロセッサ1とマイクロプロセッサ2の出力を比較する比較器、4は比較器3からの不一致信号8を受けてマイクロプロセッサ1とマイクロプロセッサ2に対して誤動作割込を発生する割込制御装置、5はマイクロプロセッサの入力バス、6はマイクロプロセッサ1で処理した結果を出力する出力バス、7はマイクロプロセッサ2出力バス、8は比較器3からの不一致信号、9は割込制御装置4からマイクロプロセッサ1に対して誤動作割込を発生するマイクロプロセッサ1誤動作割込線、10は割込制御装置4からマイクロプロセッサ2に対して誤動作割込を発生するマイクロプロセッサ2誤動作割込線、11は基本クロック供給線、12は電源供給線、13はマイクロプロセッサ2への供給電源電圧を降下させる手段としての抵抗器、14はマイクロプロセッサ2への供給電源電圧の安定化を目的とするコンデンサ、15はマイクロプロセッサ2への供給基本クロック位相をシフトする手段としての遅延線である。」(第3頁左上欄14行〜右上欄15行) ウ. 「第3図は外来ノイズによる一方のマイクロブロセッサの誤動作が処理結果比較により検出されることを示しており、マイクロプロセッサ1に供給される基本クロックをMPU1基本クロック、マイクロプロセッサ2に供給される基本クロックをMPU2基本クロック、静電気放電やACラインに重畳するパルス状の外来ノイズを外来ノイズ、マイクロプロセッサl出力をMPU1出力、マイクロプロセッサ2出力をMPU2出力、両マイクロプロセッサ1,2の出力を比較する比較器3の不一致検出信号を比較不一致信号8としてそれぞれ記載している。外来ノイズが丁度MPU1基本クロックT2の先頭部分で発生し、マイクロプロセッサ1が誤動作した場合でも、MPU2基本クロックT2の先頭部分では遅延線15による位相遅れの為、外来ノイズを検知することなく、正常な処理結果を出力できる。」(第4頁左上欄3〜19行) 上記アないしウから、引用例1には、 「マイクロプロセッサとして同一構成、同一機能を有する複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力結果を比較し、比較結果の一致が得られたときのみ処理結果が正統であると保証するよう構成したデータ処理装置であって、一方のデータ処理構成要素への供給基本クロックの位相を動作保証範囲内でシフトする手段と、データ処理構成要素ともう一方のデータ処理構成要素の出力を比較する比較器とを備えたデータ処理装置」の発明(以下、「引用発明1」という。)が記載されている。 当審の拒絶理由に引用した、特開昭58-18756号公報(以下、「引用例2」という。)には、図面とともに次の事項エないしキが記載されている。 エ. 「第1の処理装置への入力データをラッチする第1のレジスタと、第1の処理装置への入力制御信号を遅延する遅延手段と、第1の処理装置の出力をラッチする第2のレジスタと、前記第1のレジスタの出力及び遅延手段の出力を第2の処理装置に与えて得られる出力と前記第2のレジスタの出力とを比較する比較手段とから成ることを特徴とする比較検査回路。」(第1頁左下欄第4〜11行) オ. 「マイクロプロセッサの一部12は、入力クロックに対して制御信号、アドレス、データ等のタイミング規定が十分でないものがあり、2個のマイクロプロセッサに同一入力クロックを与えた場合でも、最悪の場合、動き方に大きな時間的差な生ずることが考えられる。」(第1頁左下欄第15〜20行) カ. 「この発明の目的とするところは、上記の如き従来の問題点を除去するものであり、一方の処理装置を他方の処理装置よりある一定時間遅延させて動作させ、両者の出力を比較検査することを特徴とするものである。」(第1頁右下欄第9〜10行) キ. 「図は本発明の一実施例であるマイクロプロセッサの比較検査回路である。主マイクロプロセッサMPAへ入力される制御信号(リセット、ホールド、レディ、割込み等)は、遅延回路Dにより、1クロックサイクル(マイクロプロセッサのマシンサイクルを構成する1ステート)遅れて比較検査用マイクロプロセッサMPBに入力されることにより、ある一定時関連れた動作をするようにする。またMPAへの読み出しデータRDは、MPAのリード信号により読み出しデータレジスタRDRにラッチされ、MPBのリード信号によりMPBにも同一の読み込みデータが与えられる。このようにして、MPBはMPAより一定時間(1マシンサイクルより小)遅れて同一入力条件を与えられる。MPAの出力するアドレスはアドレスレジスタARに、ライトデータはライトデータレジスタWDRに、又、ステータス信号はステータスレジスタSRにそれぞれMPAの出力するストローブ信号STBAによりラッチしておく。そして、各レジスタAR,WDR、SRの出力とMPBが出力するアドレス、ライトデータ、ステータス信号をそれぞれ比較回路CMPに通し、MPBが出力するストローブ信号STBBにより、MPBの各出力が確定した時点で比較結果をエラーラッチERにセットする。以上の装置により、マイクロプロセッサ等の処理装置の比較検査(コンベアチエック)が実現され、処理装置の信頼性が向上する。」(第1頁右下欄第12行〜第2頁左上欄第19行) 3.対比 そこで、本願発明と引用発明1とを対比する。 引用発明1の複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力を比較する「データ処理装置」は、機能ブロックを少なくとも2重化して持つ論理システムといえることから、本願発明の「同一の機能を有する機能ブロックを少なくとも2重化して持つ論理システム」に相当する。 引用発明1の「一方のデータ処理構成要素への供給基本クロックの位相をシフトする手段」は、本願発明の「各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Tdelaｙだけ遅延させて入力する手段」に相当する。 引用発明1の「データ処理構成要素ともう一方のデータ処理構成要素の出力を比較する比較器」は、本願発明の「第二の機能ブロックの出力信号を第一の機能ブロックの出力と比較する手段」に相当する。 したがって、両者は、「同一の機能を有する機能ブロックを少なくとも2重化して持つ論理システムであって、前記各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Tdelaｙだけ遅延させて入力する手段と、第二の機能ブロックの出力信号を前記第一の機能ブロックの出力と比較する手段とを備えることを特徴とするシステム。」 で一致し、以下の点において相違する。 (相違点) (相違点1) 本願発明は、「冗長論理システム」であるのに対し、引用例1には、「冗長」という用語が用いられていない点。 (相違点2) 本願発明の入力する手段は第一の機能ブロックに入力信号またはクロック入力信号を一定時間Tdelaｙだけ遅延させて入力するのに対し、引用発明1の一方のデータ処理構成要素に入力する手段は基本クロックの位相を動作保証範囲内でシフトする点、及び、本願発明の比較する手段は、第二の機能ブロックの出力信号を一定時間Tdelaｙだけ遅延させてから前記第一の機能ブロックの出力と比較するのに対し、引用発明1の比較する手段は、データ処理構成要素の出力を一定時間だけ遅延させてから前記一方のデータ処理構成要素の出力と比較していない点。 4.当審の判断 上記相違点1について 一般に、システムにおいて「冗長」とは、電源やスイッチ、通信回路、さらにはシステムそのものを二重もしくは多層にすることである。万一の障害に備えて冗長化を図ることにより、運用やサービス提供時のシステムダウンを未然に防ぎ、システムの信頼性を向上させることができる。こうした基本的な意味から変じて、チェック機構、バックアップ機構などを回路やシステムに持つ場合も、これを「冗長化」と呼ぶ場合がある。 出願当初の本願の明細書には、「本発明は、・・・高信頼性のシステムの構築に好適な論理システムに関する。」(【0001】【産業上の利用分野】)と記載されている。 したがって、本願発明の「冗長論理システム」は、機能ブロックを少なくとも二重化している論理システムと解釈され、引用発明1の「データ処理装置」は、機能ブロックを少なくとも二重化したものであり、機能ブロックを比較器により誤りを検知するチェック機構という冗長を有する論理システムといえる。 してみると、引用発明1を冗長論理システムと表現することは当業者が適宜なし得ることである。 上記相違点2について 引用例2は、同一機能を有する機能ブロックを2重化して持つ機能ブロックの出力の比較を行う論理システムを用いたものであり、引用発明1と同じ技術分野に属している。 引用例2は、上述2.オ、カの記載から、2個のマイクロプロセッサの処理装置の出力を同時に比較検査した信頼性の高い結果を得ることを課題としているといえ、上述2.エ、キの記載から、第1のレジスタは第2の処理装置への入力データをラッチして遅延させ、第2のレジスタは第1の処理装置の出力をラッチして該第1の処理装置の出力を第2の処理装置の出力が確定する時点まで遅延させて該第2の処理装置の出力と比較し、第1の処理装置の出力と第2の処理装置の出力とを同時に比較した結果を得ることが記載されているといえ、遅延させる時間を処理装置の動作保証範囲内とする条件をクリアした技術が記載されている。 引用発明1においても、出力を同時に比較検査した信頼性の高い結果を得ることが期待されることは当業者にとって明らかである。 してみると、引用発明1のデータ処理装置に、引用例2に記載の第1レジスタ及び第2レジスタのように、一方のデータ処理構成要素への入力情報を遅延させる手段と、他方のデータ処理構成要素の出力を一方のデータ処理構成要素の出力が確定する時点まで遅延する手段とを設け、他方のデータ処理構成要素の出力と一方のデータ処理構成要素の出力とを同時に比較した結果を得ること、すなわち引用発明1のデータ処理装置に、一方のデータ処理構成要素への入力信号を一定時間だけ遅延させて入力する手段を設け、比較器に、他方のデータ処理構成要素の出力を一定時間だけ遅延させてから一方のデータ処理構成要素の出力と比較させることは当業者が容易に想到し得るものと認められる。 5.むすび 以上のとおり、本願発明は、引用発明1及び引用例2に記載の技術事項に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができないから、本願は、他の請求項に係る発明について論ずるまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-02-16 |
| 結審通知日 | 2006-03-14 |
| 審決日 | 2006-03-27 |
| 出願番号 | 特願平6-313492 |
| 審決分類 |
P
1
8・
121-
WZ
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 早川 学、浜岸 広明 |
| 特許庁審判長 |
田口 英雄 |
| 特許庁審判官 |
岡本 俊威 大野 弘 |
| 発明の名称 | 冗長論理システム及びフェールセーフシステム及び誤り検出機能付き論理システム |
| 代理人 | 秋本 正実 |