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審決分類 審判 訂正 ただし書き3号明りょうでない記載の釈明 訂正する G11C
管理番号 1138283
審判番号 訂正2006-39032  
総通号数 80 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2005-04-14 
種別 訂正の審決 
審判請求日 2006-03-02 
確定日 2006-05-09 
訂正明細書 有 
事件の表示 特許第3769690号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第3769690号に係る特許請求の範囲を本件審判請求書に添付された特許請求の範囲のとおり訂正することを認める。 
理由 1.請求の要旨
本件審判の請求の要旨は、特許第3769690号の特許請求の範囲を本件審判請求書に添付した特許請求の範囲のとおり、すなわち、下記(1)ないし(6)のとおり訂正することを求めるものである。
(1)特許請求の範囲の請求項1において、
「【請求項1】 第1データ線対と、第2データ線対と、前記第1及び第2データ線対に交差する複数の第1ワード線と、前記第1データ線対に接続される複数の第1メモリセルと、前記第2データ線対に接続される複数の第2メモリセルと、を含む第1メモリアレイと、
第3データ線対と、第4データ線対と、前記第3及び第4データ線対に交差する複数の第2ワード線と、前記第3データ線対に接続される複数の第3メモリセルと、前記第4データ線対に接続される複数の第4メモリセルと、を含む第2メモリアレイと、
前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、
第1列選択信号に応じて、前記第1センスアンプにおいて増幅された信号を第1信号線対に出力する第5MISFET対と、
前記第1列選択信号に応じて、前記第2センスアンプにおいて増幅された信号を第2信号線対に出力する第6MISFET対と、
前記第1信号線対と第1共通信号線対との間に設けられ、第1選択信号により制御される第1スイッチと、
前記第2信号線対と第2共通信号線対との間に設けられ、第2選択信号により制御される第2スイッチと、
前記第5MISFET対のゲート電極及び第6MISFET対のゲート電極に結合され第1列選択信号を供給する第1列選択信号線と、
前記第1列選択信号線に結合されるYデコーダとを具備し、
前記第1センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第2センスアンプは、前記第2MISFET対及び第3MISFET対のいずれか一方から出力されるデータを増幅し、
前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第1メモリアレイは、前記第1センスアンプと前記第2センスアンプの間に配置され、
前記第2メモリアレイは、前記第2センスアンプと前記第3センスアンプの間に配置され、
前記Yデコーダと前記第2メモリアレイの間には、他のメモリアレイは配置されず、
前記複数の第1ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第1選択信号及び前記第2選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第1データ線対、前記第1MISFET対、前記第5MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第2データ線対、前記第2MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から16行目ないし15行目に「前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、」とあるのを「前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、」と訂正する。

(2)特許請求の範囲の請求項4において、
「【請求項4】 請求項1から3のいずれか1項において、
前記第1メモリアレイは、前記複数の第1ワード線と交差する第5データ線対及び第6データ線対と、前記第5データ線対に接続される複数の第5メモリセルと、前記第6データ線対に接続される複数の第6メモリセルと、を更に含み、
前記第2メモリアレイは、前記複数の第2ワード線と交差する第7データ線対及び第8データ線対と、前記第7データ線対に接続される複数の第7メモリセルと、前記第8データ線対に接続される複数の第8メモリセルと、を更に含み
前記半導体装置は、
前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISFET対と、
前記第6データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第6データ線対に読み出されたデータを第5センスアンプに出力する第9MISFET対と、
前記第7データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第7データ線対に読み出されたデータを前記第5センスアンプに出力する第10MISFET対と、
前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、
第2列選択信号に応じて、前記第4センスアンプにおいて増幅された信号を前記第1信号線対に出力する第12MISFET対と、
前記第2列選択信号に応じて、前記第5センスアンプにおいて増幅された信号を前記第2信号線対に出力する第13MISFET対と、を更に具備し、
前記第12MISFET対のゲート電極及び前記第13MISFET対のゲート電極は、前記第2列選択信号が供給される第2列選択信号線に結合され、
前記複数の第1ワード線が選択され、かつ、前記第2列選択信号線が選択されるのに応じて、前記第1共通信号線対に読み出されるデータは、前記第5データ線対、前記第8MISFET対、前記第12MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第6データ線対、前記第9MISFET対、前記第13MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。」
の20行目ないし22行目に「前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、」とあるのを「前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、」と訂正する。

(3)特許請求の範囲の請求項4において、上記(2)の請求項4記載の最終行から7行目ないし6行目に「前記複数の第1ワード線が選択され、かつ、前記第2列選択信号線が選択されるのに応じて、」とあるのを「前記複数の第1ワード線のうち一つが選択され、かつ、前記第2列選択信号線が選択されるのに応じて、」と訂正する。

(4)特許請求の範囲の請求項12において、
「【請求項12】 第1データ線対と、第2データ線対と、前記第1及び第2データ線対に交差する複数の第1ワード線と、前記第1データ線対に接続される複数の第1メモリセルと、前記第2データ線対に接続される複数の第2メモリセルと、を含む第1メモリアレイと、
第3データ線対と、第4データ線対と、前記第3及び第4データ線対に交差する複数の第2ワード線と、前記第3データ線対に接続される複数の第3メモリセルと、前記第4データ線対に接続される複数の第4メモリセルと、を含む第2メモリアレイと、
前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、
第1列選択信号に応じて、前記第1センスアンプにおいて増幅された信号を第1信号線対に出力する第5MISFET対と、
前記第1列選択信号に応じて、前記第2センスアンプにおいて増幅された信号を第2信号線対に出力する第6MISFET対と、
前記第1信号線対と第1共通信号線対との間に設けられ、第1選択信号により制御される第1スイッチと、
前記第2信号線対と第2共通信号線対との間に設けられ、第2選択信号により制御される第2スイッチと、
前記第5MISFET対のゲート電極及び第6MISFET対のゲート電極に結合され第1列選択信号を供給する第1列選択信号線と、
前記第1列選択信号線に結合されるYデコーダとを具備し、
前記第1センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第2センスアンプは、前記第2MISFET対及び第3MISFET対のいずれか一方から出力されるデータを増幅し、
前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第1メモリアレイは、前記第1センスアンプと前記第2センスアンプの間に配置され、
前記第2メモリアレイは、前記第2センスアンプと前記第3センスアンプの間に配置され、
前記第3センスアンプは、他のデータ線対に接続されず、
前記複数の第1ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第1選択信号及び前記第2選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第1データ線対、前記第1MISFET対、前記第5MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第2データ線対、前記第2MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から15行目ないし14行目に「前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、」とあるのを「前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、」と訂正する。

(5)特許請求の範囲の請求項15において、
「【請求項15】 請求項12から14のいずれか1項において、
前記第1メモリアレイは、前記複数の第1ワード線と交差する第5データ線対及び第6データ線対と、前記第5データ線対に接続される複数の第5メモリセルと、前記第6データ線対に接続される複数の第6メモリセルと、を更に含み、
前記第2メモリアレイは、前記複数の第2ワード線と交差する第7データ線対及び第8データ線対と、前記第7データ線対に接続される複数の第7メモリセルと、前記第8データ線対に接続される複数の第8メモリセルと、を更に含み
前記半導体装置は、
前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISFET対と、
前記第6データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第6データ線対に読み出されたデータを第5センスアンプに出力する第9MISFET対と、
前記第7データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第7データ線対に読み出されたデータを前記第5センスアンプに出力する第10MISFET対と、
前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、
第2列選択信号に応じて、前記第4センスアンプにおいて増幅された信号を前記第1信号線対に出力する第12MISFET対と、
前記第2列選択信号に応じて、前記第5センスアンプにおいて増幅された信号を前記第2信号線対に出力する第13MISFET対と、を更に具備し、
前記第12MISFET対のゲート電極及び前記第13MISFET対のゲート電極は、前記第2列選択信号が供給される第2列選択信号線に結合され、
前記複数の第1ワード線が選択され、かつ、前記第2列選択信号線が選択されるのに応じて、前記第1共通信号線対に読み出されるデータは、前記第5データ線対、前記第8MISFET対、前記第12MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第6データ線対、前記第9MISFET対、前記第13MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から18行目ないし16行目に「前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、」とあるのを「前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、」と訂正する。

(6)特許請求の範囲の請求項15において、上記(5)の請求項15記載の最終行から7行目ないし6行目に「前記複数の第1ワード線が選択され、かつ、前記第2列選択信号線が選択されるのに応じて、」とあるのを「前記複数の第1ワード線のうち一つが選択され、かつ、前記第2列選択信号線が選択されるのに応じて、」と訂正する。

2.当審の判断
そこで、これらの訂正事項について検討する。
(a)上記(1)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項1の「前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、」(上記1.(1)の請求項1記載の9行目ないし20行目)との記載、及び、願書に添付した図面の図10における、一つのMISFET対からは一つの入出力制御回路CKT(一つのセンスアンプを備える)へデータが出力される記載からすれば、訂正前の「前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、」という技術事項として明りょうでない記載を、「前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

(b)上記(2)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項1(請求項4の従属元請求項)の「前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、」(上記1.(1)の請求項1記載の18行目ないし20行目)との記載、及び、願書に添付した図面の図10における、所定のワード線の一つが選択されるのに応じて一つのデータ線対に読み出されたデータは一つの入出力制御回路CKT(一つのセンスアンプを備える)へ出力される記載からすれば、訂正前の「前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、」という技術事項として明りょうでない記載を、「前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

(c)上記(3)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項4の「前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISFET対と、」(上記1.(2)の請求項4記載の11行目ないし13行目)との記載、及び、願書に添付した明細書の段落【0075】の「WDはメモリセルアレーのうちの行アドレスを指定して1本のワード線に駆動信号を与えるためのワード線駆動回路」との記載からすると、訂正前の「前記複数の第1ワード線が選択され、」という技術事項として明りょうでない記載を「前記複数の第1ワード線のうち一つが選択され、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

(d)上記(4)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項12の「前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、」(上記1.(4)の請求項12記載の9行目ないし20行目)との記載、及び、願書に添付した図面の図10における、一つのMISFET対からは一つの入出力制御回路CKT(一つのセンスアンプを備える)へデータが出力される記載からすれば、訂正前の「前記第3センスアンプは、前記第1MISFET対から出力されるデータを増幅し、」という技術事項として明りょうでない記載を、「前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

(e)上記(5)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項12(請求項15の従属元請求項)の「前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、」(上記1.(4)の請求項12記載の18行目ないし20行目)との記載、及び、願書に添付した図面の図10における、所定のワード線の一つが選択されるのに応じて一つのデータ線対に読み出されたデータは一つの入出力制御回路CKT(一つのセンスアンプを備える)へ出力される記載からすれば、訂正前の「前記第8データ線対に読み出されたデータを第3センスアンプに出力する第11MISFET対と、」という技術事項として明りょうでない記載を、「前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

(f)上記(6)の訂正は、願書に添付した特許請求の範囲(本件訂正前)の請求項15の「前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISFET対と、」(上記1.(5)の請求項15記載の11行目ないし13行目)との記載、及び、願書に添付した明細書の段落【0075】の「WDはメモリセルアレーのうちの行アドレスを指定して1本のワード線に駆動信号を与えるためのワード線駆動回路」との記載からすると、訂正前の「前記複数の第1ワード線が選択され、」という技術事項として明りょうでない記載を「前記複数の第1ワード線のうち一つが選択され、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。

3.むすび
以上のとおりであるから、本件訂正請求は、平成6年改正前特許法第126条第1項及び同条第2項の規定に適合するので、当該訂正を認める。
よって、結論のとおり審決する。
 
発明の名称 (57)【特許請求の範囲】
【請求項1】
第1データ線対と、第2データ線対と、前記第1及び第2データ線対に交差する複数の第1ワード線と、前記第1データ線対に接続される複数の第1メモリセルと、前記第2データ線対に接続される複数の第2メモリセルと、を含む第1メモリアレイと、
第3データ線対と、第4データ線対と、前記第3及び第4データ線対に交差する複数の第2ワード線と、前記第3データ線対に接続される複数の第3メモリセルと、前記第4データ線対に接続される複数の第4メモリセルと、を含む第2メモリアレイと、
前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、
第1列選択信号に応じて、前記第1センスアンプにおいて増幅された信号を第1信号線対に出力する第5MISFET対と、
前記第1列選択信号に応じて、前記第2センスアンプにおいて増幅された信号を第2信号線対に出力する第6MISFET対と、
前記第1信号線対と第1共通信号線対との間に設けられ、第1選択信号により制御される第1スイッチと、
前記第2信号線対と第2共通信号線対との間に設けられ、第2選択信号により制御される第2スイッチと、
前記第5MISFET対のゲート電極及び第6MISFET対のゲート電極に結合され第1列選択信号を供給する第1列選択信号線と、
前記第1列選択信号線に結合されるYデコーダとを具備し、
前記第1センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第2センスアンプは、前記第2MISFET対及び第3MISFET対のいずれか一方から出力されるデータを増幅し、
前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、
前記第1メモリアレイは、前記第1センスアンプと前記第2センスアンプの間に配置され、
前記第2メモリアレイは、前記第2センスアンプと前記第3センスアンプの間に配置され、
前記Yデコーダと前記第2メモリアレイの間には、他のメモリアレイは配置されず、
前記複数の第1ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第1選択信号及び前記第2選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第1データ線対、前記第1MISFET対、前記第5MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第2データ線対、前記第2MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。
【請求項2】
請求項1において、
前記第1列選択信号に応じて、前記第3センスアンプにおいて増幅された信号を第3信号線対に出力する第7MISFET対と、
前記第3信号線対と前記第1及び第2共通信号線対との間に設けられ、第3選択信号により制御される第3スイッチと、を更に具備し、
前記第7MISFET対のゲート電極は、前記第1列選択信号線に接続されることを特徴とする半導体装置。
【請求項3】
請求項2において、
前記第1信号線対は、前記第1スイッチを介して前記第2共通信号線対に接続され、
前記第2信号線対は、前記第2スイッチを介して前記第1共通信号線対に接続され、
前記複数の第2ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第2選択信号及び第3選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第3データ線対、前記第3MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第4データ線対、前記第4MISFET対、前記第7MISFET対、前記第3信号線対及び前記第3スイッチを介して読み出されることを特徴とする半導体装置。
【請求項4】
請求項1から3のいずれか1項において、
前記第1メモリアレイは、前記複数の第1ワード線と交差する第5データ線対及び第6データ線対と、前記第5データ線対に接続される複数の第5メモリセルと、前記第6データ線対に接続される複数の第6メモリセルと、を更に含み、
前記第2メモリアレイは、前記複数の第2ワード線と交差する第7データ線対及び第8データ線対と、前記第7データ線対に接続される複数の第7メモリセルと、前記第8データ線対に接続される複数の第8メモリセルと、を更に含み
前記半導体装置は、
前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISPET対と、
前記第6データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第6データ線対に読み出されたデータを第5センスアンプに出力する第9MISFET対と、
前記第7データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第7データ線対に読み出されたデータを前記第5センスアンプに出力する第10MISFET対と、
前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、
第2列選択信号に応じて、前記第4センスアンプにおいて増幅された信号を前記第1信号線対に出力する第12MISFET対と、
前記第2列選択信号に応じて、前記第5センスアンプにおいて増幅された信号を前記第2信号線対に出力する第13MISFET対と、を更に具備し、
前記第12MISFET対のゲート電極及び前記第13MISFET対のゲート電極は、前記第2列選択信号が供給される第2列選択信号線に結合され、
前記複数の第1ワード線のうち一つが選択され、かつ、前記第2列選択信号線が選択されるのに応じて、前記第1共通信号線対に読み出されるデータは、前記第5データ線対、前記第8MISFET対、前記第12MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第6データ線対、前記第9MISFET対、前記第13MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。
【請求項5】
請求項1から4のいずれか1項において、
前記第1及び第2データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項6】
請求項1から3のいずれか1項において、
前記第1及び第2データ線対は、隣り合って配置され、
前記第3及び第4データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項7】
請求項4において、
前記第1及び第2データ線対は、隣り合って配置され、
前記第2及び第5データ線対は、隣り合って配置され、
前記第5及び第6データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項8】
請求項1から7のいずれか1項において、
前記第1センスアンプ乃至前記第3センスアンプのそれぞれは、そのゲートとドレインが交差結合された一対のP型MISFETと、そのゲートとドレインが交差結合される一対のN型MISFETを含むことを特徴とする半導体装置。
【請求項9】
請求項1から8のいずれか1項において、
前記第1メモリアレイ内において前記第1データ線対は交差が無く、前記第2データ線は交差を有することを特徴とする半導体装置。
【請求項10】
請求項1から9のいずれか1項において、
前記第1センスアンプで増幅されたデータをそのゲート電極に受ける第14MISFET対と、前記第2センスアンプで増幅されたデータをそのゲート電極に受ける第15MISFET対を更に具備し、
前記第5MISFET対は、前記第14MISFET対により電圧差から電流差に変換されたデータを前記第1信号線対に出力し、
前記第6MISFET対は、前記第15MISFET対により電圧差から電流差に変換されたデータを前記第2信号線対に出力することを特徴とする半導体装置。
【請求項11】
請求項1から10のいずれか1項において、
前記半導体装置は、前記第1センスアンプと書き込みゲートを介して接続される第4信号線対を更に具備し、
読み出し動作時において読み出されるべきデータは、前記第1信号線対を介して伝達され、
書き込み動作時において書き込まれるべきデータは、前記第4信号線対を介して伝達されることを特徴とする半導体装置。
【請求項12】
第1データ線対と、第2データ線対と、前記第1及び第2データ線対に交差する複数の第1ワード線と、前記第1データ線対に接続される複数の第1メモリセルと、前記第2データ線対に接続される複数の第2メモリセルと、を含む第1メモリアレイと、
第3データ線対と、第4データ線対と、前記第3及び第4データ線対に交差する複数の第2ワード線と、前記第3データ線対に接続される複数の第3メモリセルと、前記第4データ線対に接続される複数の第4メモリセルと、を含む第2メモリアレイと、
前記第1データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第1データ線対に読み出されたデータを第1センスアンプに出力する第1MISFET対と、
前記第2データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第2データ線対に読み出されたデータを第2センスアンプに出力する第2MISFET対と、
前記第3データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第3データ線対に読み出されたデータを前記第2センスアンプに出力する第3MISFET対と、
前記第4データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第4データ線対に読み出されたデータを第3センスアンプに出力する第4MISFET対と、
第1列選択信号に応じて、前記第1センスアンプにおいて増幅された信号を第1信号線対に出力する第5MISFET対と、
前記第1列選択信号に応じて、前記第2センスアンプにおいて増幅された信号を第2信号線対に出力する第6MISFET対と、
前記第1信号線対と第1共通信号線対との間に設けられ、第1選択信号により制御される第1スイッチと、
前記第2信号線対と第2共通信号線対との間に設けられ、第2選択信号により制御される第2スイッチと、
前記第5MISFET対のゲート電極及び第6MISFET対のゲート電極に結合され第1列選択信号を供給する第1列選択信号線と、
前記第1列選択信号線に結合されるYデコーダとを具備し、
前記第1センスアンプは、前記第1MISFET対から出力されるデータを増幅し、
前記第2センスアンプは、前記第2MISFET対及び第3MISFET対のいずれか一方から出力されるデータを増幅し、
前記第3センスアンプは、前記第4MISFET対から出力されるデータを増幅し、
前記第1メモリアレイは、前記第1センスアンプと前記第2センスアンプの間に配置され、
前記第2メモリアレイは、前記第2センスアンプと前記第3センスアンプの間に配置され、
前記第3センスアンプは、他のデータ線対に接続されず、
前記複数の第1ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第1選択信号及び前記第2選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第1データ線対、前記第1MISFET対、前記第5MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第2データ線対、前記第2MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。
【請求項13】
請求項12において、
前記第1列選択信号に応じて、前記第3センスアンプにおいて増幅された信号を第3信号線対に出力する第7MISFET対と、
前記第3信号線対と前記第1及び第2共通信号線対との間に設けられ、第3選択信号により制御される第3スイッチと、を更に具備し、
前記第7MISFET対のゲート電極は、前記第1列選択信号線に接続されることを特徴とする半導体装置。
【請求項14】
請求項13において、
前記第1信号線対は、前記第1スイッチを介して前記第2共通信号線対に接続され、
前記第2信号線対は、前記第2スイッチを介して前記第1共通信号線対に接続され、
前記複数の第2ワード線のうち一つが選択され、前記第1列選択信号線が選択されるのに応じて、前記第2選択信号及び第3選択信号が入力されることにより、前記第1共通信号線対に読み出されるデータは、前記第3データ線対、前記第3MISFET対、前記第6MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第4データ線対、前記第4MISFET対、前記第7MISFET対、前記第3信号線対及び前記第3スイッチを介して読み出されることを特徴とする半導体装置。
【請求項15】
請求項12から14のいずれか1項において、
前記第1メモリアレイは、前記複数の第1ワード線と交差する第5データ線対及び第6データ線対と、前記第5データ線対に接続される複数の第5メモリセルと、前記第6データ線対に接続される複数の第6メモリセルと、を更に含み、
前記第2メモリアレイは、前記複数の第2ワード線と交差する第7データ線対及び第8データ線対と、前記第7データ線対に接続される複数の第7メモリセルと、前記第8データ線対に接続される複数の第8メモリセルと、を更に含み
前記半導体装置は、
前記第5データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第5データ線対に読み出されたデータを第4センスアンプに出力する第8MISFET対と、
前記第6データ線対に接続され、前記複数の第1ワード線のうち一つが選択されるのに応じて前記第6データ線対に読み出されたデータを第5センスアンプに出力する第9MISFET対と、
前記第7データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第7データ線対に読み出されたデータを前記第5センスアンプに出力する第10MISFET対と、
前記第8データ線対に接続され、前記複数の第2ワード線のうち一つが選択されるのに応じて前記第8データ線対に読み出されたデータを第6センスアンプに出力する第11MISFET対と、
第2列選択信号に応じて、前記第4センスアンプにおいて増幅された信号を前記第1信号線対に出力する第12MISFET対と、
前記第2列選択信号に応じて、前記第5センスアンプにおいて増幅された信号を前記第2信号線対に出力する第13MISFET対と、を更に具備し、
前記第12MISFET対のゲート電極及び前記第13MISFET対のゲート電極は、前記第2列選択信号が供給される第2列選択信号線に結合され、
前記複数の第1ワード線のうち一つが選択され、かつ、前記第2列選択信号線が選択されるのに応じて、前記第1共通信号線対に読み出されるデータは、前記第5データ線対、前記第8MISFET対、前記第12MISFET対、前記第1信号線対及び前記第1スイッチを介して読み出され、前記第2共通信号線対に読み出されるデータは、前記第6データ線対、前記第9MISFET対、前記第13MISFET対、前記第2信号線対及び前記第2スイッチを介して読み出されることを特徴とする半導体装置。
【請求項16】
請求項12から15のいずれか1項において、
前記第1及び第2データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項17】
請求項12から14のいずれか1項において、
前記第1及び第2データ線対は、隣り合って配置され、
前記第3及び第4データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項18】
請求項15において、
前記第1及び第2データ線対は、隣り合って配置され、
前記第2及び第5データ線対は、隣り合って配置され、
前記第5及び第6データ線対は、隣り合って配置されることを特徴とする半導体装置。
【請求項19】
請求項12から18のいずれか1項において、
前記第1センスアンプ乃至前記第3センスアンプのそれぞれは、そのゲートとドレインが交差結合された一対のP型MISFETと、そのゲートとドレインが交差結合される一対のN型MISFETを含むことを特徴とする半導体装置。
【請求項20】
請求項12から19のいずれか1項において、
前記第1メモリアレイ内において前記第1データ線対は交差が無く、前記第2データ線は交差を有することを特徴とする半導体装置。
【請求項21】
請求項12から20のいずれか1項において、
前記第1センスアンプで増幅されたデータをそのゲート電極に受ける第14MISFET対と、前記第2センスアンプで増幅されたデータをそのゲート電極に受ける第15MISFET対を更に具備し、
前記第5MISFET対は、前記第14MISFET対により電圧差から電流差に変換されたデータを前記第1信号線対に出力し、
前記第6MISFET対は、前記第15MISFET対により電圧差から電流差に変換されたデータを前記第2信号線対に出力することを特徴とする半導体装置。
【請求項22】
請求項12から21のいずれか1項において、
前記半導体装置は、前記第1センスアンプと書き込みゲートを介して接続される第4信号線対を更に具備し、
読み出し動作時において読み出されるべきデータは、前記第1信号線対を介して伝達され、
書き込み動作時において書き込まれるべきデータは、前記第4信号線対を介して伝達されることを特徴とする半導体装置。
【請求項23】
請求項1から21のいずれか1項において、
前記複数の第1メモリセル及び前記複数の第2メモリセルは、一つのトランジスタと一つのキャパシタを有することを特徴とする半導体装置。
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2006-04-24 
出願番号 特願2004-363817(P2004-363817)
審決分類 P 1 41・ 853- Y (G11C)
最終処分 成立  
前審関与審査官 堀田 和義石川 正二  
特許庁審判長 藤内 光武
特許庁審判官 竹井 文雄
右田 勝則
登録日 2006-02-17 
登録番号 特許第3769690号(P3769690)
発明の名称 半導体装置  
代理人 徳若 光政  
代理人 徳若 光政  

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