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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H04L |
|---|---|
| 管理番号 | 1141238 |
| 審判番号 | 不服2004-679 |
| 総通号数 | 81 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-08-20 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-01-08 |
| 確定日 | 2006-08-10 |
| 事件の表示 | 平成 7年特許願第 34730号「パチンコ機」拒絶査定不服審判事件〔平成 8年 8月20日出願公開、特開平 8-214025〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本件出願は、平成7年2月1日の出願であって、平成15年11月14日付けで拒絶査定され、平成16年1月8日に審判請求がなされるとともに、同年2月9日に手続補正がされたものであり、当審において、平成18年2月28日付けで上記手続補正が補正却下されるとともに、同年3月8日付けで拒絶理由が通知され、指定された期間内である同年5月15日に意見書及び手続補正書が提出されたものである。 2.本願発明 本件出願の請求項1に係る発明(以下、「本願発明」という。)は、平成18年5月15日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものである。 「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ機において、前記メイン制御部と前記表示制御部との間に、4ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルを設け、前記レジスタファイルは、前記メイン制御部と接続される4ビットパラレル入力端子と、前記表示制御部と接続される4ビットパラレル出力端子とを有し、前記メイン制御部から前記レジスタファイルの入力端子に4ビット単位で数ワード入力された制御データを、前記レジスタファイルの出力端子から非同期的に前記表示制御部が4ビット単位で数ワード入力可能なことを特徴とするパチンコ機。」 3.引用発明 ア.当審で通知した拒絶の理由に引用した特開平6-246043号公報(以下、「引用例1」という。)には、「パチンコ遊技機」の発明について、図面とともに次の記載がある。 (a)「【0025】図4は、パチンコ遊技機に用いられる制御回路を示すブロック図である。パチンコ遊技機に取付けられたメイン基板80に設けられた制御回路は、各種機器を制御するためのプログラムに従って遊技制御を行なうためのゲーム制御用マイクロコンピュータ81と、始動入賞玉検出器11a,11b,11cと、特定入賞玉検出器8と、入賞個数検出器9とからの検出信号をマイクロコンピュータ81のI/Oポート89に与えるための検出回路91と、マイクロコンピュータ81の命令に従ってソレノイド13を駆動するためのソレノイド駆動回路92と、マイクロコンピュータ81から与えられるデータに従って装飾ランプ17,18,20を駆動するためのランプ駆動回路93と、マイクロコンピュータ81から与えられるデータに従って始動入賞記憶表示器16と装飾LED22と入賞個数表示器12とを駆動するためのセグメント・LED駆動回路94と、マイクロコンピュータ81から与えられる音データに従ってスピーカ21を駆動し、効果音を発生させるためのアンプ95とを含む。 【0026】さらに、I/Oポート89からCRTユニット30にCRTユニット表示制御用の信号が与えられる。」(6欄35行〜7欄6行) (b)「【0031】図5は、メイン基板80の機能とCRTユニット30を実際に表示制御する表示用サブ基板150の機能を説明するための機能ブロック図である。 【0032】メインCPUは、図4に示したCPU82やRAM84等の種々の回路(ROM83を除く)がワンチップ化されたワンチップマイコンで構成されており、メイン基板80に実装されている。同じメイン基板80に実装されている外付のROM83からメインCPU制御コードがメインCPU82,84に入力され、ROM83に記憶されている制御用のプログラムに従ってメインCPU82,84が動作する。そして、メイン基板80に実装されているデータラッチ回路97にメインCPU82,84からサブCPU制御データが与えられる。データラッチ回路97は、このメインCPU82,84から送られてきたサブCPU制御データをラッチし、そのラッチしたデータである表示データを表示用サブ基板150に実装されているCRT用サブCPU151に出力する。このデータラッチ回路97からCRT用サブCPU151に送信されるデータは、8ビットデータとトリガ信号1ビットの計9ビットからなるデータであり、たとえば、表示画面70をOFFにするための指令信号,図柄を可変表示する以前のゲームとは無関係な表示を行なう状態であるデモモードデータ,図柄を可変表示する状態であるゲームモードデータ,遊技状態が大当りとなっている大当りモードデータ,前記事前決定された可変表示装置の停止図柄の図柄コード等のデータから構成されている。なお、トリガ信号は、メインCPU側とCRT用サブCPU側とで同期を取るための信号である。なお、データラッチ回路97にラッチされているデータはメインCPU82,84から与えられる制御データが変化してない限り同じデータをCRT用サブCPU151に送信し続ける状態となる。このデータラッチ回路97とCRT用サブCPU151との間のデータの送信は、データラッチ回路97からCRT用サブCPU151のみへの片方向通信である。」(8欄24行〜9欄8行) (c)「【0012】なお、本実施例においては、可変表示装置3は、CRTを用いて複数種類の図柄を可変表示するものを示すが、その他に、たとえば、液晶表示やプラズマやLEDや蛍光表示管やエレクトロルミネセンスを用いてセグメント表示やドットマトリクス表示を行なうもの、あるいは画面表示を行なうもの、回転ドラム式の可変表示装置等、種々のものが含まれる。」(3欄34〜40行) 上記記載事項(a)によれば、引用例1のパチンコ遊技機は、各種機器を制御するためのプログラムに従って遊技制御を行なうためのゲーム制御用マイクロコンピュータを有するものである。 また、上記記載事項(b)によれば、引用例1のパチンコ遊技機は、表示用サブ基板に実装されているCRT用サブCPUを有し、メインCPUから表示用の制御データがデータラッチ回路に入力され、データラッチ回路からメインCPU側とサブCPU側で同期をとってサブCPUに入力されるものであり、上記記載事項(c)によれば、実施例のパチンコ遊技機の表示装置には、CRTを用いて表示するものに他に、液晶表示を用いて表示するものが含まれる。 上記ゲーム制御用マイクロコンピュータ又は上記メインCPUはメイン制御部であり、上記サブCPUは表示制御部であるといえるから、引用例1には、「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ遊技機において、前記メイン制御部と前記表示制御部との間に、制御データを一時記憶可能なデータラッチ回路を設け、前記データラッチ回路は、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から前記データラッチ回路の入力端子に入力された制御データを、前記データラッチ回路の出力端子から前記メイン制御部と前記表示制御部とで同期を取って前記表示制御部が入力可能なことを特徴とするパチンコ遊技機。」の発明(以下、「引用発明1」という。)が記載されている。 イ.当審で通知した拒絶の理由に引用した特開平3-125540号公報(以下、「引用例2」という。)には、図面とともに次の記載がある。 「従来の中小容量データの転送方式は、第4図(a)に示す如く、非同期のCPU A11とCPU B12を並列のバスで接続できる場合は、その中間にバッファとして例えばアクセスとデータの直列読出を併行して行えるデュアルポートメモリDｕa1 Pｏｒｔ RAM 13を用いて、CPU A、CPU Bの各ソフトウェアデータを相互に、はぼ無手順で送受信していた。」(2頁上段左12〜18行) すなわち、引用例2には、「非同期に動作する2つのCPU間に、並行してアクセス可能なデュアルポートメモリを配置することにより、CPU間のデータの転送を無手順で行う」こと(以下、「周知技術1」という。)が記載されている。 ウ.当審で通知した拒絶の理由に引用した特開昭61-91759号公報(以下、「引用例3」という。)には、図面とともに次の記載がある。 「この発明は、真の2つの読出ポートおよび2つの書込ポートのレジスタファイルを提供しており、各ポートには、読出または書込ポートの双方から同時的なデュアル読出/書込アクセスを許容する専用された単方向バスが供給されている。この発明は、オンチップ周辺エレメントと、シングルアレイオンチップデュアルアクセス読出/書込ランダムアクセスメモリ(RAM)とを有する単一の集積回路として具体化されている。この発明の4-ポートレジスタファイルは、たとえば、並列のアドレスおよびデータ計算を実行するために要求されるような、2つの書込ポートおよび4つの読出ポートのレジスタファイルを形成するように拡張可能である。 レジスタファイルは、“A”サイドおよび“B”サイドを通じてデュアル読出/書込アクセスを許容しかつデュアルオンチップアドレスマルチプレクサを用いて“A”および“B”サイドにおける読出から書込への独立した切換を実行している。これらのオンチップマルチプレクサの存在は、アクセスタイムを改善しかつ第2の別の書込クロックに対する要求を取除きかつ付随するタイミングの臨界性の関係を取除いている。さらに、この発明に用いられるRAMは、そのすべてが4つのポートのすべてと直接通信する記憶セルを用いる新規な設計のものであるので、この発明のレジスタファイルに用いられる新規な単一アレイオンチップデュアルアクセスRAMは、入力ポート上のメモリスイッチングマルチプレクサの必要性を除去している。したがって、いずれの入力ポートにおけるデータも、RAMにおけるどのレジスタにも書込むことができ、またはいずれの出力ポートを介してもどのレジスタからも読出すことができる。」(6頁上段左1行〜同右13行) エ.当審で通知した拒絶の理由に引用した特開平5-313854号公報(以下、「引用例4」という。)には、図面とともに次の記載がある。 「【請求項1】独立に、リード, 又は、ライトするn個のポートを備えたレジスタファイル(1) において、ライトデータをバスより取り込むテンポラリレジスタ(2) を備え、該テンポラリレジスタ(2) より、該レジスタファイル(1) 本体にライトするように構成し、 外部からのバイパス指示(BP)がないリード時には、リードポートより指定されたレジスタ番号のデータを、選択信号(NB)によって、高インピーダンス,又は、低インピーダンスに切り替えるゲート回路(30)を介して読み出し、外部からのバイパス指示(BP)があった場合には、上記リードポートで指示されたレジスタ番号のデータに代わって、上記テンポラリレジスタ(2) のデータを、上記バイパス指示(BP)で選択される他のゲート回路(31)を介して読み出すことを特徴とするレジスタファイル。」(1欄2〜15行) オ.当審で通知した拒絶の理由に引用した特開平6-342404号公報(以下、「引用例5」という。)には、図面とともに次の記載がある。 「【請求項1】 入力データを格納データとして格納するためのラッチ手段と、書き込み許可信号に応答して動作し書き込みアドレス信号を受けデータ格納位置信号を生成するデコーダ手段と、リセット信号に応答して前記入力データを前記データ格納位置信号で指定される格納アドレスで前記ラッチ手段に格納する書き込み手段と、読み出しアドレス信号で指定されるアドレスで前記ラッチ手段から前記格納データを読み出して出力データとして送出する読み出し手段とを有するレジスタファイルであって、前記書き込み手段はテストモード信号を受けた際前記データ格納位置信号に関係なく前記ラッチ手段の全アドレスに対応して前記入力データを前記ラッチ手段に格納するようにしたことを特徴とするレジスタファイル。」(1欄2〜15行) 4.対比・判断 本願発明と引用発明1とを対比すると、引用発明1の「パチンコ遊技機」は本願発明の「パチンコ機」に相当し、引用発明1の「データラッチ回路」と本願発明の「レジスタファイル」とは、制御データを一時記憶可能な記憶手段である点で共通するから、両者は、「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ機において、前記メイン制御部と前記表示制御部との間に、制御データを一時記憶可能な記憶手段を設け、前記記憶手段は、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から前記記憶手段の入力端子に入力された制御データを、前記記憶手段の出力端子から前記表示制御部が入力可能なことを特徴とするパチンコ機。」である点で一致し、次の点で相違する。 (相違点) 前記記憶手段は、本願発明では、4ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルであって、前記メイン制御部と接続される4ビットパラレル入力端子と、前記表示制御部と接続される4ビットパラレル出力端子とを有し、前記メイン制御部から4ビット単位で数ワード入力された制御データを、出力端子から非同期的に前記表示制御部が4ビット単位で数ワード入力可能なものであるのに対し、引用発明1では、制御データを一時記憶可能なデータラッチ回路であって、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から入力された制御データを、前記出力端子から前記メイン制御部と前記表示制御部とで同期を取って前記表示制御部が入力可能なものである点。 上記相違点について検討する。引用例2には上記のように、「非同期に動作する2つのCPU間に、並行してアクセス可能なデュアルポートメモリを配置することにより、CPU間のデータの転送を無手順で行う」こと(周知技術1)が記載されており、該周知技術1は、引用発明1のようなメイン制御部から表示制御部にデータを片方向に通信する装置にも適用可能なものである。 本願発明は、メイン制御部から非同期的に表示制御部に制御データを転送するに際して、4ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルを設け、前記メイン制御部から4ビット単位で数ワード入力された制御データを、出力端子から非同期的に前記表示制御部が4ビット単位で数ワード入力可能としているが、デュアルポートメモリとしてのレジスタファイルは引用例3ないし5に記載されるように周知であって、その記憶容量をどの程度のものとするか、また、データ転送に際しての転送データのビット幅をどの程度のものとするかは、必要に応じて当業者が適宜なし得る事項であり、4ビット単位でデータをパラレルに転送することも、特開平2-236892号公報、特開平4-144324号公報、実願平4-484号(実開平5-59536号)のCD-ROMに記載されるように一般的に行われていることであるから、上記相違点に係る本願発明の構成を得ることは当業者が容易に想到し得ることである。 また、本願発明の効果も、引用発明1及び周知技術から当業者が予測可能な範囲のものである。 5.むすび 以上のとおり、本願発明は、引用発明1及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-06-09 |
| 結審通知日 | 2006-06-13 |
| 審決日 | 2006-06-26 |
| 出願番号 | 特願平7-34730 |
| 審決分類 |
P
1
8・
121-
WZ
(H04L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 岩田 玲彦、中木 努 |
| 特許庁審判長 |
廣岡 浩平 |
| 特許庁審判官 |
畑中 博幸 宮下 誠 |
| 発明の名称 | パチンコ機 |
| 代理人 | 魚住 高博 |
| 代理人 | 湯田 浩一 |
| 代理人 | 杉山 秀雄 |
| 代理人 | 竹本 松司 |