ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1144219 |
| 審判番号 | 不服2004-16911 |
| 総通号数 | 83 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2004-05-13 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-08-12 |
| 確定日 | 2006-09-21 |
| 事件の表示 | 特願2002-301019「半導体装置、及びその製造方法」拒絶査定不服審判事件〔平成16年5月13日出願公開、特開2004-140037〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
I.手続の経緯 本願は平成14年10月15日の出願であって、平成16年3月16日付けで拒絶理由が通知され、平成16年5月21日付けで意見書及び手続補正書が提出され、平成16年7月5日付けで拒絶査定がなされ、これに対して平成16年8月12日に審判請求がなされるとともに、平成16年9月13日付け手続補正書で明細書が補正され、平成16年10月19日付けで前置報告がなされ、平成18年4月28日付けで審尋がなされ、これに対して平成18年6月20日付けで回答書が提出されたものである。 II.本願発明 平成16年9月13日付け手続補正書による補正は、請求項7中の配線及び柱状電極についての明りょうでない記載の釈明を目的とした補正を含む補正である。そして、本願各発明は、当該手続補正書により補正された明細書の特許請求の範囲の請求項1〜20に記載した事項により特定されるとおりのものと認められるところ、請求項7に係る発明(以下「本願発明7」という。)は、次のとおりのものである。 「【請求項7】表面に集積回路が形成された第1の半導体チップと前記第1の半導体チップよりもサイズが小さい第2の半導体チップを含む半導体装置において、 前記第2の半導体チップは、前記第2の半導体チップの表面が前記第1の半導体チップの表面と対面するように、前記第1の半導体チップ上に搭載されており、 前記第1の半導体チップのパッド電極と前記第2の半導体チップのパッド電極とを電気的に接続し、これらの半導体チップの間に設けられた絶縁層を介して前記第1の半導体チップ上に形成された配線と、 前記配線の前記第2の半導体チップにて覆われていない領域まで延在した部分に位置する、前記配線上に配設された柱状電極と、 を有することを特徴とする半導体装置。」 なお、請求項7の原文冒頭部の「形成れた」は、「形成された」の明らかな誤記と認められるので、上記のとおり認定した。 III.引用例 これに対して、原査定の拒絶の理由に引用され、本願出願前に頒布された刊行物である以下の引用例には、次の事項が記載されている。 (1)引用例1(特開2001-257310号公報) (1-1)「【請求項1】半導体集積回路が形成された複数のICチップを1つのパッケージの中に内蔵し,前記パッケージのサイズは内蔵される前記複数のICチップの中で最大のICチップのサイズと同等であることを特徴とする半導体装置。 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ 【請求項5】前記最大のICチップを支持基板として,前記内蔵されるその他のICチップの少なくとも1つをフェイスダウン実装し,前記最大のICチップから前記パッケージ外部へ少なくとも1つの導体を形成し,前記パッケージ内において前記導体のうちの少なくとも1つおよび前記最大のICチップおよび前記フェイスダウン実装されたICチップは電気的に接続されていることを特徴とする請求項1に記載の半導体装置。 【請求項6】前記最大のICチップを支持基板として,前記内蔵されるその他のICチップの少なくとも1つをフェイスダウン実装し,前記最大のICチップから前記パッケージ外部へ少なくとも1つの導体を形成し,前記パッケージ内において前記最大のICチップおよび前記フェイスダウン実装されたICチップは電気的に接続されていることを特徴とする請求項1に記載の半導体装置。」(請求項1、5、6) (1-2)「本発明は,このような問題に鑑みてなされたもので,その目的とするところは,インターポーザーを内蔵しないCSPにおいてMCP化が可能な半導体装置およびその製造方法およびその試験方法を提供することにある。」(段落【0007】) (1-3)「本発明は,請求項1に記載のように,半導体集積回路が形成された複数のICチップを1つのパッケージの中に内蔵し,前記パッケージのサイズは内蔵される前記複数のICチップの中で最大のICチップのサイズと同等であることを特徴とする半導体装置を提供する。これにより,高密度実装が可能になり,また,複数のICチップを同時に実装できるので,実装加工工程が少なくなりコストを低減できる。」(段落【0008】) (1-4)「請求項5に記載のように,前記最大のICチップを支持基板として,前記内蔵されるその他のICチップの少なくとも1つをフェイスダウン実装し,前記最大のICチップから前記パッケージ外部へ少なくとも1つの導体を形成し,前記パッケージ内において前記導体のうちの少なくとも1つおよび前記最大のICチップおよび前記フェイスダウン実装されたICチップは電気的に接続されているよう構成すれば,支持基板以外の内蔵されるICチップに対する加工が簡素化できる。 さらに,請求項6に記載のように,前記最大のICチップを支持基板として,前記内蔵されるその他のICチップの少なくとも1つをフェイスダウン実装し,前記最大のICチップから前記パッケージ外部へ少なくとも1つの導体を形成し,前記パッケージ内において前記最大のICチップおよび前記フェイスダウン実装されたICチップは電気的に接続されるように構成すれば,パッケージ内において,内蔵される複数のICチップを接続でき,特に支持基板以外の内蔵される複数のチップ間を支持基板となるICチップを介して接続することができる。」(段落【0012】〜【0013】) (1-5)「以下,図面に基づいて本発明の実施の形態を詳細に説明する。なお,以下の説明および添付図面において,略同一の機能および構成を有する構成要素については,同一符号を付すことにより重複説明を省略する。(段落【0020】) 図1は本発明の第1の実施の形態を示す構造断面図である。支持基板となるICチップ101上に別のICチップ111がダイボンディングされてパッケージに内蔵されている。支持基板となるICチップ101とパッケージのサイズは同等である。(段落【0021】) ICチップ101上にはパッド102と,2層の表面保護膜103,104が形成されている。パッド102はICチップ101の内部集積回路と電気的に接続されている。表面保護膜103および104は,集積回路の表面保護のためのものであり,パッド102上に開口部を有する。さらに,パッド102に接続し表面保護膜104上に導体105,導体105に接続して柱状の導体106,導体106上に接続材料107が形成されている。(段落【0022】) 導体105,106によりパッド102からパッケージの外部端子へ電気的に接続でき,接続材料107により,パッケージを外部基板(図示せず)に接続できる。すなわち,一連の接続されたパッド102,導体105,106,接続材料107により,ICチップ101の内部集積回路と外部基板とを電気的に接続できる。(段落【0023】) 表面保護膜104上には,ダイボンディング材料108を介してICチップ111がダイボンディングされている。ICチップ111は,支持基板となるICチップ101とは別のチップであり,ICチップ101より小さく,かつ同一パッケージに内蔵できる程薄く研削されている。(段落【0024】) ICチップ111上にはパッド112と,2層の表面保護膜113,114が形成されている。パッド112はICチップ111の内部集積回路と電気的に接続されている。表面保護膜113および114は,集積回路の表面保護のためのものであり,パッド112上に開口部を有する。さらに,パッド112に接続し表面保護膜114上に導体115,導体115に接続して柱状の導体116,導体116上に接続材料117が形成されている。そして,樹脂130は全てのICチップの少なくとも集積回路形成面を封止している。(段落【0025】) 導体115,116によりパッド112からパッケージの外部端子へ電気的に接続でき,接続材料117により,パッケージを外部基板へ接続できる。すなわち,一連の接続されたパッド112,導体115,116,接続材料117により,ICチップ111の内部集積回路とパッケージの外部基板とを電気的に接続できる。(段落【0026】)」(段落【0020】〜【0026】) (1-6)「図1では支持基板となるICチップ以外の内蔵ICチップは,ICチップ111の1つしか示していないが,複数のICチップであってもよい。この点は,以下に述べる実施の形態についても同様である。ここで,支持基板となるICチップ101をロジック系チップとし,内蔵されるICチップ111をメモリ系チップとすれば,ロジック系とメモリ系の混載が可能となる。またICチップの組み合わせは上記に限定されるものではなく,メモリ系の半導体素子同士,ロジック系半導体素子同士でも可能である。」(段落【0030】) (1-7)「図10を参照しながら,半導体パッケージの外部へ電気的接続を施すための柱状の導体106および116において,パッケージの同一表面に導体を露出させる方法について述べる。前述したICチップ101にICチップ111を搭載すると,その上に形成されている導体106および116は,一般に図10に示すように高さが不揃いとなる。柱状の導体106および116の形成は,厚膜レジストでパターンを形成しメッキにより行うか,既存の微細な柱状部品を接着・固定することにより行われる。しかし,ICチップ101にICチップ111を搭載した時に導体106および116の最上面が同一表面に均一に露出するように,上記の導体形成時に導体106および116の高さをあらかじめ調整するのは困難である。 よって,ICチップ101にICチップ111を搭載し,導体106および116の高さが不揃いの状態で,両者の最上面より高い面1001まで樹脂130により封止する。次に,樹脂130を1002の面まで研磨もしくはエッチングする。この時,導体106および116も同時に研磨もしくはエッチングする。これにより,各IC上に形成された柱状の導体106および116を,パッケージの同一表面に露出することができる。」(段落【0036】〜【0037】) (1-8)「本実施の形態によれば,以下に述べる多数の効果が得られる。インターポーザーを使用することなく,複数のICチップを内蔵できるMCPであり,かつそのパッケージサイズは内蔵されるICチップの中で最大のものと同サイズでよいため,実装基板上に高密度実装が可能になる。また,複数のICチップが半導体パッケージに内蔵され,全て樹脂封止されているので,パッケージ外部に別のICチップを装着したものに比較して耐湿性等における信頼性が高い。複数のICチップを同時に実装できるので,実装基板に対する実装加工工程が少なくなりコストが低減できる。実装基板に1つのMCPを実装することにより,内蔵された複数のICチップを同時に電気的に接続することができる。」(段落【0040】) (1-9)「図5は,本発明の第5の実施の形態を示す構造断面図である。本実施の形態が前述の実施の形態と大きく異なる点は,支持基板となるICチップ101上に,別のICチップ511がフェイスダウンボンディングされてパッケージに内蔵されている点である。ICチップ511は,支持基板となるICチップ101とは別のチップであり,ICチップ101より小さく,かつ同一パッケージに内蔵できる程薄く研削されている。(段落【0054】) ICチップ511にはパッド512と,表面保護膜513が形成されている。パッド512はICチップ511の内部集積回路と電気的に接続されている。表面保護膜513は,集積回路の表面保護のためのものであり,ICチップ512表面を覆い,パッド512上に開口部を有する。さらに,パッド512に接続し表面保護膜513の外側に電極接続材料518が形成されている。電極接続材料518としては,例えばバンプ電極や印刷などで形成される導電性樹脂などを用いることができる。ICチップ101のパッド102に接続している導体505は,第1の実施の形態の導体105に比べ延長されて形成され,電極接続材料518と電気的に接続されている。(段落【0055】) 導体505と電極接続材料518が接続されたことにより,支持基板となるICチップ101と内蔵されるICチップ511がパッケージ内部で電気的接続される。また,支持基板となるICチップ101以外の複数の内蔵されるチップ間も,支持基板となるICチップの表面に形成される導体を介して電気的接続される。また,ICチップ511は,電極接続材料518により外部端子と接続するため,前述の実施の形態で用いた導体115,116,接続材料117等が不要になる。また,導体115,116がないため,1層の表面保護膜513だけで十分となり,表面保護膜114も不要になる。(段落【0056】) 本実施の形態によれば,第1の実施の形態の効果に加えて,半導体パッケージに内蔵される複数のICチップ間の電気的接続を半導体パッケージ内部で施すことが可能である。これにより,内蔵されるICチップ間の電気的接続を考慮した配線を,半導体装置を接続する接続基板上に形成する必要がない。また,半導体パッケージに内蔵される複数のICチップ間の電気的接続をより短い配線で行うことが可能になるため,半導体装置の高速化が図れる。さらに,前述の実施の形態に比べ,半導体パッケージに内蔵される,支持基板になるICチップ以外のICチップに対する加工が簡素化できる。(段落【0057】)」(段落【0054】〜【0057】) そして、上記図5(第13頁)には、支持基板となるICチップ101、支持基板となるICチップ101に設けられたパッド102及び表面保護膜103,104、柱状の導体106、柱状の導体106上の接続材料107、支持基板となるICチップ101上にフェイスダウンボンディングされ、支持基板となるICチップ101より小さい別のICチップ511、別のICチップ511に形成されたパッド512及び表面保護膜513、支持基板となるICチップ101に形成された表面保護膜103,104の上に設けられ、支持基板となるICチップ101のパッド102及び接続材料518に接続した導体505、及び、ICチップを封止する樹脂130が図示されている。 IV.対比・判断 本願発明7について 引用例1には、半導体集積回路が形成された複数のICチップを1つのパッケージの中に内蔵し,前記パッケージのサイズは内蔵される前記複数のICチップの中で最大のICチップのサイズと同等である半導体装置(摘記1-1)が記載されている。さらに、引用例1には、図5とともに、支持基板となるICチップ101上に,別のICチップ511がフェイスダウンボンディングされていること、別のICチップ511は,支持基板となるICチップ101とは別のチップであり,支持基板となるICチップ101より小さいものであること(摘記1-9;段落【0054】)が記載されている。 したがって、これらの記載からすると、引用例1には、表面に集積回路が形成された支持基板となるICチップ101と、当該支持基板となるICチップ101よりもサイズが小さい別のICチップ511とを含む半導体装置が記載され、また、当該支持基板となるICチップ101と別のICチップ511とがフェイスダウン、すなわち、別のICチップ511の表面が支持基板となるICチップ101の表面と対面するように、支持基板となるICチップ101上に搭載されていることが記載されているといえる。 また、引用例1には、別のICチップ511にはパッド512と表面保護膜513が形成されており、パッド512は別のICチップ511の内部集積回路と電気的に接続されており、表面保護膜513は,集積回路の表面保護のためのものであり,別のICチップ511表面を覆い,パッド512上に開口部を有し、さらに,パッド512に接続し表面保護膜513の外側に電極接続材料518が形成されており、電極接続材料518としては,例えばバンプ電極や印刷などで形成される導電性樹脂などを用いることができ、支持基板となるICチップ101のパッド102に接続している導体505は,第1の実施の形態の導体105に比べ延長されて形成され,電極接続材料518と電気的に接続されていること(摘記1-9;段落【0055】)、及び、導体505と電極接続材料518が接続されたことにより,支持基板となるICチップ101と別のICチップ511がパッケージ内部で電気的に接続され、支持基板となるICチップ101以外の内蔵されるチップ間も,支持基板となるICチップの表面に形成される導体を介して電気的に接続されること(摘記1-9;段落【0056】)が記載されている。 また、引用例1、特に図5には、支持基板となるICチップ101と別のICチップ511との間に樹脂130及び表面保護膜513,103及び104が存在することが示され(摘記1-9、図5)、そして、表面保護膜103,104上に、導体505が形成されることが示されている(摘記1-9、図5)。 したがって、これらの記載からすると、引用例1には、支持基板となるICチップ101のパッド102と別のICチップ511のパッド512とが電気的に接続されていること、これらICチップの間に設けられた表面保護膜を介して支持基板となるICチップ101上に形成された導体が記載されているといえる。 また、引用例1には、導体505が、支持基板となるICチップ101の別のICチップ511に覆われていない領域まで延在していること、及び別のICチップ511の外側に配設された柱状の導体106(摘記1-9、図5)が記載されている。 したがって、これらの記載からすると、引用例1には、導体505の別のICチップ511にて覆われていない領域まで延在した部分に位置した柱状の導体106が記載されているといえる。 以上のことからすると、引用例1には、 「表面に集積回路が形成された支持基板となるICチップと前記支持基板となるICチップよりもサイズが小さい別のICチップを含む半導体装置において、 前記別のICチップは、前記別のICチップの表面が前記支持基板となるICチップの表面と対面するように、前記支持基板となるICチップ上に搭載されており、 前記支持基板となるICチップのパッドと前記別のICチップのパッドとを電気的に接続し、これらの半導体チップの間に設けられた表面保護膜を介して前記支持基板となるICチップ上に形成された導体と、 前記導体の前記別のICチップにて覆われていない領域まで延在した部分に位置する柱状電極と、 を有することを特徴とする半導体装置。」 が記載されているといえる。(以下、これを「引用発明」という。) 本願発明7と、引用発明とを対比すると、引用発明の「支持基板となるICチップ」は、本願発明7の「第1の半導体チップ」に相当し、引用発明の「別のICチップ」は、本願発明7の「第2の半導体チップ」に相当し、引用発明の「パッド」は、本願発明7の「パッド電極」に相当し、引用発明の「表面保護膜」は、本願発明7の「絶縁層」に相当し、また、引用発明の上記「導体」は、本願発明7の「配線」に相当する。 したがって、両者は、 「表面に集積回路が形成された第1の半導体チップと前記第1の半導体チップよりもサイズが小さい第2の半導体チップを含む半導体装置において、 前記第2の半導体チップは、前記第2の半導体チップの表面が前記第1の半導体チップの表面と対面するように、前記第1の半導体チップ上に搭載されており、 前記第1の半導体チップのパッド電極と前記第2の半導体チップのパッド電極とを電気的に接続し、これらの半導体チップの間に設けられた絶縁層を介して前記第1の半導体チップ上に形成された配線と、 前記配線の前記第2の半導体チップにて覆われていない領域まで延在した部分に位置する柱状電極と、 を有することを特徴とする半導体装置。」の点で一致し、そして、 (イ)本願発明7では、柱状電極の配設状態について、「前記配線上に配設された」と特定されているのに対して、引用発明では柱状電極の配設状態が明らかでない点、で相違する。 そこで、この相違点(イ)について、以下検討する。 引用例1の図5(第13頁)の記載では、柱状電極(柱状の導体106)と配線(導体505)との配設関係が必ずしも明らかでない。これについて検討すると、引用例1には、「略同一の機能および構成を有する構成要素については,同一符号を付す」(摘記1-5;段落【0020】)とした上で、「第1の実施の態様」の場合につき、導体105,106によりパッド102からパッケージの外部端子へ電気的に接続でき,接続材料107により,パッケージを外部基板に接続できる。すなわち,一連の接続されたパッド102,導体105,106,接続材料107により,ICチップ101の内部集積回路と外部基板とを電気的に接続できること(摘記1-5;段落【0023】)が記載されて、柱状電極(導体106)と、配線に相当する導体105とが電気的に接続されることが説明されている。 してみれば、引用発明における柱状電極について、これを配線上に配設して電気的に接続させ、相違点(イ)のとおりに構成することは、当業者が容易に想到できたことと認められる。 そして、本願の明細書及び図面の記載を見ても、上記相違点(イ)のとおり構成したことにより、当業者が予期し得ない格別の効果が奏されたものと認めることはできない。 以上のとおりであるから、本願発明7は、引用例1に記載された発明に基いて当業者が容易に発明をすることができた発明であり、よって、特許法第29条第2項の規定により特許を受けることができない。 V.むすび 以上のとおり、本願の請求項7に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであり、したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-07-19 |
| 結審通知日 | 2006-07-25 |
| 審決日 | 2006-08-07 |
| 出願番号 | 特願2002-301019(P2002-301019) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 今井 拓也 |
| 特許庁審判長 |
池田 正人 |
| 特許庁審判官 |
大嶋 洋一 川真田 秀男 |
| 発明の名称 | 半導体装置、及びその製造方法 |
| 代理人 | 西元 勝一 |
| 代理人 | 中島 淳 |
| 代理人 | 加藤 和詳 |
| 代理人 | 福田 浩志 |