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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G02F 審判 査定不服 5項独立特許用件 特許、登録しない。 G02F |
|---|---|
| 管理番号 | 1144222 |
| 審判番号 | 不服2004-17533 |
| 総通号数 | 83 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2000-05-12 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-08-25 |
| 確定日 | 2006-09-21 |
| 事件の表示 | 平成10年特許願第305890号「液晶表示装置」拒絶査定不服審判事件〔平成12年 5月12日出願公開、特開2000-131670〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成10年10月27日に出願された特許出願であって、原審において、平成16年2月13日付で拒絶理由が通知され、同年4月14日に手続補正がなされたところ、同年7月15日付で拒絶査定がなされ、これに対し、同年8月25日に拒絶査定に対する審判請求がなされるとともに手続補正がなされたものである。 2.平成16年8月25日付の手続補正についての補正却下の決定 [補正却下の決定の結論] 平成16年8月25日付の手続補正を却下する。 [理由] (1)補正後の本願発明 本件補正により、特許請求の範囲の請求項1は、 「【請求項1】 複数のブロックに分割された表示部と、 前記表示部内の複数の走査線を順次走査するゲートドライバと、 ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバとを有し、 前記ブロック制御信号によって1つのブロックが活性化されるブロック制御期間は、前記表示部内において前記表示信号が伝達される信号線の時定数よりも大きいことを特徴とするｐ-SiTFTを用いた液晶表示装置。」 と補正された。 上記補正は、請求項1に記載した発明を特定するために必要な事項である「液晶表示装置」について、さらに「ｐ-SiTFTを用いた」との限定を付すものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の前記請求項1に記載された発明(以下、「本願補正発明」という。)が、特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下に検討する。 (2)引用例に記載の事項 原査定の拒絶の理由に引用された特開昭61-156187号公報(以下、「引用例」という。)には、図面とともに以下の事項が記載されている。 a.「[産業上の利用分野] 本発明はアクティブマトリクス回路基板の信号線の構成に関するものである。」(1頁左下欄18行〜同頁右下欄1行) b.「第7図は従来のアクティブマトリクス型液晶表示装置の一例を示したものである。図中1は、表示部で、ANMは、画素駆動用TFTスイッチング素子、2は、信号線駆動回路、3は走査線駆動回路である。4は、表示部1と信号線駆動回路2との接続部である。」(1頁右下欄12〜17行) c.「[問題点を解決するための手段]及び[作用] 本発明は、映像信号線をブロック毎に任意の本数に分割し、各ブロック毎の信号線をスイッチング素子で共通化して映像信号を制御するものである。すなわち、M本の映像信号線を、m本づつの共通化した映像信号線から成るnブロックから成るマトリクス回路で置き換えたものである。このため従来に比べ信号線の接続本数は著しく減少する。」(2頁右上欄10〜18行) d.「[実施例] 第1図は本発明の実施例であり、第7図に示したN×M画素毎にスイッチング素子を設けたN×Mアクティブマトリクス型液晶表示装置と同一基板上に破線で囲って示したn×mアクティブマトリクス回路5を設けた全体図を表わす。第2図は第1図のn×mアクティブマトリクス回路5の内部を表わし、図中6は、映像信号用アナログスイッチングトランジスタ(以下A.S.トランジスタと略す)、7は、映像信号サンプルホールド用コンデンサーであり、S(1)〜S(m)はA.S.トランジスタ6へのラッチされた映像信号線、g(1)〜g(n)は、A.S.トランジスタ6のスイッチング用信号線を示す。今、第7図におけるM本の信号線をm本に共通化したマトリクス配線となる様にすると第2図のS(1)〜S(m)の信号線とg(1)〜g(n)の信号線とn×m個のA.S.トランジスタ6及びコンデンサー7から成るマトリクス回路とすることができる。ただしnは1以上の整数で、n≧M/mである。この時の映像信号と、第2図のA.S.トランジスタ6のトランジスタ及び、第1図の表示部1のトランジスタとのタイミングは第3図の映像信号ラッチ回路を用いると第4図の関係となる。さらに詳しく見てみると、まず第3図において、入力されたアナログ映像信号9がφ1のタイミングで出力されると、シフトレジスタ8からのパルスでトランジスタ10でサンプリングされ、コンデンサ11でホールドされ、さらにソースフォロウバッファ12でバッファリングされる。このA/D変換された映像信号がトランジスタ13でφ2の同一タイミングでラッチされて第1図あるいは第2図のS(1)〜S(m)へ入力される。このラッチタイミング等を各々ｔ1,ｔ2・・とすると第4図で示す映像信号とS(1)〜S(m)の関係となる。第2図のA.S.トランジスタ6のトランジスタはｔ1,ｔ2・・ｔnの各タイミングごとにΔｔ=ｔ2-ｔ1=ｔ3-ｔ2=・・の間ONとなり各々の第3図より出力された映像信号をコンデンサー7に保持する。そしてｔnのタイミングでホールドされた後映像信号の水平帰線時間と次のラッチタイミング時ｔn+1の間のｔGの期間、第1図の表示部1のトランジスタスイッチング信号線、すなわち画素走査線の1本がONとなり画素へA/D変換された映像信号が伝達される。 以上のことを走査線数くりかえすことで一画面分の映像データが各画素へ伝達され一画面表示することとなる。」(2頁右上欄19行〜3頁左上欄5行) e.「今、N=480,M=1920にフレーム周波数60HｚのNTCSTV信号をm=240 n=8で表示しようとすると1水平走査期間は63.5μｓec 水平帰線時間は11μｓecであるから、Δｔ≦(63.5-11)/8=6.56μｓec ｔG≦(11+6.56)=17.56μｓecとなる。なおg(n)がONとなるタイミングとG(i)(i番目の走査線の意味)がONとなるタイミングを同時とすることは実際上第3図より出力された(サンプルホールドされた)映像信号を、第2図のA.S.トランジスタ6のトランジスタを介して直接画素へ伝達することになるので問題はない。こうすることで画素用スイッチングトランジスタの充電時間を長くとることができるので負荷を軽減することができ、コンパクトなトランジスタで済ますことができる。」(3頁左上欄6〜20行) (3)対比 そこで、本願補正発明と引用例に記載された事項とを対比すると、 ア.引用例に記載のものの「ブロック」、「表示部1」、「画素走査線」、「A.S.トランジスタ6のスイッチング用信号線g(1)〜g(n)」、「画素」および「映像信号線S(1)〜S(m)」は、それぞれ本願補正発明の「ブロック」、「表示部」、「走査線」、「ブロック制御線」、「画素」および「共通信号線」に相当する。 イ.また、引用例の従来例(上記b)に記載された「走査線駆動回路3」に関しては、上記dの[実施例]に明示の記載がないが、従来例と同様な構成を単に省略しただけであり、上記[実施例]のものにも「走査線駆動回路3」は当然に存在すると解されるから、引用例に記載のものは、本願補正発明の「ゲートドライバ」を有する。 ウ.引用例には、「第3図の映像信号ラッチ回路を用いると第4図の関係となる。さらに詳しく見てみると、まず第3図において、入力されたアナログ映像信号9がφ1のタイミングで出力されると、シフトレジスタ8からのパルスでトランジスタ10でサンプリングされ、コンデンサ11でホールドされ、さらにソースフォロウバッファ12でバッファリングされる。このA/D変換された映像信号がトランジスタ13でφ2の同一タイミングでラッチされて第1図あるいは第2図のS(1)〜S(m)へ入力される。」と記載され、これによれば、本願補正発明の「共通信号線」に相当する「映像信号線S(1)〜S(m)」へ映像信号を流す回路を有することが明らかであるから、引用例に記載のものは本願補正発明の「データドライバ」を有する。 上記ア〜ウからみて、引用例に記載のものは、 「複数のブロックに分割された表示部と、前記表示部内の複数の走査線を順次走査するゲートドライバと、ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバと、を有する液晶表示装置。」 である点で本願補正発明と一致し、以下の点で相違している。 [相違点1]本願補正発明は、ブロック制御期間を「前記表示部内において前記表示信号が伝達されるブロック制御期間よりも大きい」ものと設定したのに対して、引用例に記載のものでは、ブロック制御期間と信号線の時定数との大小関係がどうであるか不明である点。 [相違点2]本願補正発明は、「ｐ-SiTFTを用いた液晶表示装置」であるのに対して、引用例に記載のものは、TFTを用いている(上記b)ものの、それがｐ-SiTFTであるか不明である点。 (4)相違点についての判断 [相違点1について] 本願明細書には、ブロック制御期間および信号線の時定数について以下のように記載されている。 「【0040】上記のように、本発明の液晶表示装置40では、ブロック選択順次駆動が行なわれる。液晶表示装置40では、表示部18を10ブロックに分割して、1ブロック当たりのデータ書き込み時間Tbを分割点順次駆動方式よりも長くすることで、画素TFT26の特性のばらつきに起因するゲート走査信号Gの立ち上がり時間Tnｏ(審決注:Tｏnの誤り)及び立ち下がり時間Tｏffの変動分がデータ書き込み時間Tbに占める割合を小さくしている。従って、各ブロックへのデータの書き込み時間Tbが十分に確保され、信号書き込みばらつきによるレーザスキャン縞模様及び縦縞模様のような表示不良モードが防止される。」 「【0043】・・・ここで、図3に示す等価回路46の各部の時定数を解析したところ、ブロック制御期間Tbを少なくとも表示部18の信号線22の時定数Tｓ(CSL×RSL)よりも大きく設定しないと、レーザ結晶化プロセスによる画素TFT26の特性のばらつきを緩和することができないことが分かった。また、一般的にブロックビット数は、ブロック分割数よりも大きくすることが要求される。また、ブロックビット数は表示部18の水平画素数の平方根よりも大きいことが要求される。これを本実施例のSXGAパネルに当てはめると、ブロックビット数Dn＞38401/2 =約62となる。この条件からブロック制御期間Tbを求めると、最小ブロック制御期間Tbminは、1水平期間25μｓの約1/62である約0.4μｓになる。そこで、本液晶表示装置40では、ブロック制御期間Tbを2μｓとし、ブロック数(384ビット/ブロック)を10ブロックにした。このブロック制御期間(データ書き込み時間)Tb=2μｓは、周知の16分割点順次駆動方式のデータ書き込み時間Tb=約160nｓよりも12.5倍程度長い。」 「【0045】なお、ブロック分割数やブロック制御期間Tb等は、上記例に限らず、本発明の原理を満たす範囲で可能である。例えば、1水平走査期間Thを25μｓに設定しているが、フレーム周波数によって水平走査期間Thを変えてもよい。例えば、フレーム周波数が60Hｚの場合、1水平走査期間Thは、約16μｓとされる。このように、本発明では、TFT性能に合わせて最適なブロック期間Tbとブロック数等が設定される。」 これらの記載から、ブロック制御期間および信号線の時定数については、 イ)データ書き込み時間(ブロック制御期間)Tbは、画素TFT26の特性のばらつきに起因するゲート走査信号Gの立ち上がり時間Tｏn及び立ち下がり時間Tｏffの変動分を考慮して、十分書き込みが可能な時間とする。 ロ)データ書き込み時間(ブロック制御期間)Tbは、少なくとも表示部18の信号線22の時定数Tｓ(CSL×RSL)よりも大きく設定しないと、画素TFT26の特性のばらつきを緩和できない。 ハ)データ書き込み時間(ブロック制御期間)Tbが、十分長くとれないとレーザスキャン縞模様及び縦縞模様のような表示不良モードが発生する。 ニ)実施例では、データ書き込み時間(ブロック制御期間)Tbは、水平画素数の平方根からブロックビット数の最小値を求め、その値から求めた最小ブロック制御期間Tbminに対し5倍の余裕を持たせてTbを決定しており、具体的にはTb=2μｓである。 ことが理解できる。 そこで、上記ロ)について考察するに、表示部18の信号線22の時定数Tｓ(CSL×RSL)は、要するに信号線22を介して送信される表示信号Dがセル24にどの程度到達したかに関する指標であると解されるから、仮にTb＜Tｓであれば、データ書き込み時間(ブロック制御期間)Tb内に表示信号Dが確実に到達しないことになりかねず、当該セル24は表示不良を起こすことになる。 したがって、このようなTb＞TｓではないTbの設定を当業者が選択する合理的理由はないというべきであり、しかも、本願明細書によれば、実施例の具体的なデータ書き込み時間(ブロック制御期間)がTb=2μｓである(段落【0043】、上記ニ))ところ、これに相当する引用例に記載のものの期間はΔｔ=6.56μｓであって、本願実施例のTbより十分長い期間を設けているのであるから、引用例に記載のものにおいてもTb＞Tｓなる関係が成立していることは容易に推認し得ることである。 よって、上記相違点1は引用例に実質的に記載されている事項であるといえる。 [相違点2について] ｐ-SiTFTを用いた液晶表示装置は本願出願前に周知の技術事項にすぎない。 例えば、原査定の拒絶の理由に引用された特開平10-10572号公報の段落【0010】、【0032】、【0046】などに記載されている。 そして、引用例に記載のもののTFTをｐ-SiTFTとすることは当業者が適宜実施可能な事項にすぎない。 よって、本願補正発明は、引用例に記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。 (5)むすび 以上のとおり、本件補正は、特許法第17条の2第5項で準用する同法第126条第5項の規定に違反するものであり、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明について 平成16年8月25日付の手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、同項記載の発明を「本願発明」という。)は、平成16年4月14日付手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。 「【請求項1】 複数のブロックに分割された表示部と、 前記表示部内の複数の走査線を順次走査するゲートドライバと、 ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバとを有し、 前記ブロック制御信号によって1つのブロックが活性化されるブロック制御期間は、前記表示部内において前記表示信号が伝達される信号線の時定数よりも大きいことを特徴とする液晶表示装置。」 (1)引用例 原査定の拒絶の理由に引用された引用例及びその記載事項は、上記「2.(2)」に記載したとおりである。 (2)対比・判断 本願発明は、上記2.で検討した本願補正発明から「ｐ-SiTFTを用いた」との構成を省いたものである。 そうすると、上記「2.(4)」に記載したとおり、引用例に記載されたものは、本願発明をすべて充足するから、本願発明は、引用例に記載された発明と実質的に同一のものである。 なお、審判請求書等において、請求人は、上記引用例(拒絶の理由に引用された引用文献1)と本願発明との相違点について言及しており、その中で特許法第29条第1項第3号の同一性を含め検討していることは明らかであるから、当審が特許法第29条第1項第3号を適用することに違法はない。 (3)むすび 以上のとおり、本願発明は、引用例に記載された発明であるから、特許法第29条第1項第3項に該当し、特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-07-19 |
| 結審通知日 | 2006-07-25 |
| 審決日 | 2006-08-08 |
| 出願番号 | 特願平10-305890 |
| 審決分類 |
P
1
8・
113-
Z
(G02F)
P 1 8・ 575- Z (G02F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 右田 昌士、藤田 都志行 |
| 特許庁審判長 |
向後 晋一 |
| 特許庁審判官 |
鈴木 俊光 吉野 三寛 |
| 発明の名称 | 液晶表示装置 |
| 代理人 | 伊東 忠彦 |