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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03K
管理番号 1144384
審判番号 不服2004-22730  
総通号数 83 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1997-07-11 
種別 拒絶査定不服の審決 
審判請求日 2004-11-04 
確定日 2006-09-28 
事件の表示 平成7年特許願第333735号「リセット信号発生回路」拒絶査定不服審判事件〔平成9年7月11日出願公開、特開平9-181586〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯と本願発明
本願は、平成7年12月21日の出願であって、特許請求の範囲の請求項1に係る発明(以下、「本願発明」という。)は、平成16年4月5日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された以下のとおりのものと認める。
(本願発明)
「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタと、
前記第1のトランジスタにノードで接続された抵抗と、
前記ノードにその入力端子が接続されたインバータと、
を備えたリセット信号発生回路において、
電源電圧が印加されてから所定期間、前記インバータの出力を一定に固定することを特徴とするリセット信号発生回路。」

2.引用発明および周知技術
(1)これに対して、原審の拒絶理由に引用された特開平1-123521号公報(以下、「引用例1」という。)には図面とともに以下の事項が記載されている。
「第5図はパワーオン信号発生回路の従来例の回路図、第6図は本従来例の各部の電圧波形を示す図である。
本従来例は電源レベル検出回路1とCMOSインバータ2とからなり、電源レベル検出回路1は、電源VCCとグランド間に直列に設けられ、ゲートとドレインが接続されたPMOSトランジスタQ1,Q2とNMOSトランジスタQ3とから構成され、CMOSインバータ2はPMOSトランジスタQ4,Q5とから構成されている。PMOSトランジスタQ1,Q2の電流能力は、NMOSトランジスタQ3のそれの10倍以上に設定されており、各トランジスタのスレッショルド(しきい値)電圧はどれもVTとする。
次に、本従来例の動作を説明する。
電源投入前は、節点A,B,Cのいずれも接地レベルとなっている。時刻t0において電源VCCが投入され、時刻t1においてMOSトランジスタのスレッショルド電圧VTを越えると、PMOSトランジスタQ1,Q4およびNMOSトランジスタQ3がオンする。このとき、PMOSトランジスタQ2はオフしているため、節点Bの電圧レベルはローレベルとなり、CMOSインバータ2の出力端(節点C)は、電源電圧VCCに追従してスレッショルド電圧VTとなり、パワーオン信号が発生する。次に、時刻t2において電源電圧VCCがMOSトランジスタのスレッショルド電圧の2倍の電圧(2VT)となると、PMOSトランジスタQ2がオンし、節点Bの電位が電源VCCに追従して上昇する。時刻t3において、節点Bの電圧がCMOSインバータ2のスレッショルド電圧VCを越えると、NMOSトランジスタQ5がオンし、節点Cはローレベルとなってパワーオン信号の発生が停止される。この後、節点A,Bは電源電圧VCCに追従して上昇し、最終的に節点Aは電源電圧VCCよりMOSトランジスタのスレッショルド電圧VTだけ低い電圧(VCC-VT)まで上昇し、節点Bは、PMOSトランジスタQ1,Q2およびNMOSトランジスタQ3のオン抵抗で分圧された電圧(VCC-2VT-VP:VPは正の整数)となる。」(2頁左上欄11行目〜左下欄11行目)

上記引用例1の記載及び図面ならびにこの分野における技術常識を考慮すると、上記「PMOSトランジスタQ1,Q2」は「電源電圧に接続されるとともに直列に接続された複数(2個)のダイオード接続の第1のトランジスタ」を構成しており、当該「第1のトランジスタ」の他端である上記「節点B」は、上記「インバータ」の入力端子及び上記「NMOSトランジスタQ3」の一端が接続される接点である。また、当該「接点B」の電圧は上記「PMOSトランジスタQ1,Q2およびNMOSトランジスタQ3のオン抵抗で分圧された電圧」であるから、上記「NMOSトランジスタQ3」は「分圧素子」として用いられるものであり、前記「第1のトランジスタ」に対する「第2のトランジスタ」を構成している。
また、第6図を参照すると、インバータの出力である「接点C」の電圧は電源VCCが印加される時刻t0から接点Aに出力が現れる時刻t1まで(即ち、電源電圧が印加されてから所定期間)、その出力が一定(ローレベル)に固定されている。
したがって、上記引用例1には以下の発明(以下、「引用発明1」という。)が記載されている。
(引用発明1)
「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタと、
前記第1のトランジスタに接点Bで接続された分圧素子として用いられる第2のトランジスタと、
前記接点Bにその入力端子が接続されたインバータと、
を備えたパワーオン信号発生回路において、
電源電圧が印加されてから所定期間、前記インバータの出力を一定に固定するパワーオン信号発生回路。」

(2)同じく、原審の拒絶理由に引用された特開平6-90154号公報(以下、「引用例2」という。)には図面とともに以下の事項が記載されている。
「【0005】一般にパワーオンリセット回路は図1に示すような構造を有し、該回路は2個のインバーターを含み、第1のインバーターは相補トランジスタ対M5及びM4により形成され、第2のインバーターはカスケード接続されたブロックIにより示されている。第2のインバーターIの出力は回路の出力ノードと一致している。サプライノードに実際に存在する電圧用の電圧モニターライン(電圧ドライバー)はサプライノードとグラウンド間に接続され、互いに直列接続された少なくとも2個の直接バイアスされた接合を実質的に含んで成り、かつこれは2個のダイオード型のトランジスタM1及びM2及び抵抗R1により実現される。この電圧センスラインの中間ノードVxはM4トランジスタのゲート電極を通して第1のインバーターを駆動する。キャパシタンスC1はグラウンドポテンシャルに向かうノードVxの容量的カップリングを示す。M3トランジスタは2個のインバーター間の中間接続ノードAに存在する電圧により駆動され、電圧Vxが第1のインバーターのトリガリングスレッショルドに達するときに、つまりサプライノードの電圧が名目電圧VDDに向かうその上昇の際に十分高い安全レベルに達する際のPOR回路により生成するリセットシグナルの零への降下を決定する。実際にこの時点で、Aノードの電圧は低くなり、これによりM3トランジスタをスイッチングオフし、一方M1及びM2はR1により通電が維持される。」(2頁2欄〜3頁3欄、段落5)

上記引用例2の構成における「サプライノード」はいわゆる「電源端子」のことであるから、上記「2個のダイオード型のトランジスタM1及びM2」は「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタ」を構成しており、当該「前記第1のトランジスタ」と「抵抗」が接続される「電圧センスライン」(即ち、分圧回路)の「中間ノード」において第1の「インバーター」を駆動するものである。
したがって、上記引用例2には以下の発明(以下、「引用発明2」という。)が記載されている。
(引用発明2)
「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタと、前記第1のトランジスタにノードで接続された抵抗からなる分圧回路と、
前記ノードにその入力端子が接続されたインバータと、
を備えたパワーオンリセット回路。」

3.対比
本願発明と引用発明1とを対比すると、引用発明1の「接点B」、「パワーオン信号発生回路」と本願発明の「ノード」、「リセット信号発生回路」は、それぞれ同義であるから、これらの間に実質的な差異はない。
また、引用発明の「分圧素子として用いられる第2のトランジスタ」と本願発明の「抵抗」はいずれも「所定の回路素子」であるという点で一致している。
したがって、本願発明と引用発明1は、以下の点で一致ないし相違する。

<一致点>
「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタと、
前記第1のトランジスタにノードで接続された所定の回路素子と、
前記ノードにその入力端子が接続されたインバータと、
を備えたリセット信号発生回路において、
電源電圧が印加されてから所定期間、前記インバータの出力を一定に固定するリセット信号発生回路。」

<相違点>
「所定の回路素子」に関し、本願発明は「抵抗」であるのに対し、引用発明は「分圧素子として用いられる第2のトランジスタ」である点。

4.判断
そこで、上記相違点について検討するに、上記引用例2には「電源電圧に接続されるとともに直列に接続された複数のダイオード接続の第1のトランジスタと、前記第1のトランジスタにノードで接続された抵抗からなる分圧回路と、前記ノードにその入力端子が接続されたインバータと、を備えたパワーオンリセット回路」の発明(引用発明2)が記載されており、当該引用発明2で用いられている「直列に接続された複数のダイオード接続の第1のトランジスタと、前記第1のトランジスタにノードで接続された抵抗」からなる分圧回路を引用発明1に適用する上での阻害要因は何ら見あたらないから、当該引用発明2の分圧回路の構成に基づいて、引用発明1の「分圧抵抗として用いられる第2のトランジスタ」を「抵抗」に置換する程度のことは当業者であれば適宜成し得ることである。
ついで、審判請求書における請求人の主張について付言するに、引用発明1も本願発明と同じ「電源電圧が印加されてから所定期間、前記インバータの出力を一定に固定する」という作用効果を有しているところ、上記引用例1の「時刻t1においてMOSトランジスタのスレッショルド電圧VTを越えると、PMOSトランジスタQ1,Q4およびNMOSトランジスタQ3がオンする」という記載(上記摘記事項参照)によれば、当該作用効果は出力トランジスタであるPMOSトランジスタQ4のスレッショルド電圧VTによるものであって、上記「所定の回路素子」の相違に依らない作用効果である。したがって、当該作用効果と回路素子の相違についての審判請求書における請求人の主張は採用できない。

5.むすび
以上のとおり、本願発明は、引用発明1及び2に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2006-07-31 
結審通知日 2006-08-01 
審決日 2006-08-17 
出願番号 特願平7-333735
審決分類 P 1 8・ 121- Z (H03K)
最終処分 不成立  
前審関与審査官 江嶋 清仁  
特許庁審判長 山本 春樹
特許庁審判官 畑中 博幸
浜野 友茂
発明の名称 リセット信号発生回路  
代理人 横山 淳一  
代理人 恩田 博宣  
代理人 恩田 誠  

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