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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1144412 |
| 審判番号 | 不服2003-10692 |
| 総通号数 | 83 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2000-06-23 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2003-06-12 |
| 確定日 | 2006-09-25 |
| 事件の表示 | 平成10年特許願第343715号「化合物半導体装置及びその製造方法」拒絶査定不服審判事件〔平成12年 6月23日出願公開、特開2000-173952〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯及び本件発明 本件出願は、平成10年12月3日の出願であって、その請求項1乃至13に係る発明は、平成18年5月12日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1乃至13に記載された事項により特定されるとおりのものと認められるところ、請求項1に係る発明(以下、「本件発明」という。)は、次のとおりのものである。 「【請求項1】 半導体基板の表面に形成された複数の半導体素子形成部分の互いの境界部分に規定されたスクライブ領域に、前記半導体基板の表面側から裏面側に向かって分離用溝を深さ1〜10μm程度に形成する工程と、 前記半導体基板の表面に保護膜を形成し、前記半導体基板の裏面を平坦に研削して20〜100μm程度の厚さに調整する工程と、 前記半導体基板における前記スクライブ領域の一部領域を残して前記スクライブ領域に分割孔を形成し、該一部領域を基板接続部として画定する工程と、 前記半導体基板の一部を前記基板接続部として画定する際に、前記半導体基板の裏面において前記各半導体素子形成部分における電極とコンタクトをとる電極領域を形成する工程と、 前記分離用溝に沿って前記基板接続部を切断し、前記複数の半導体素子形成部分をそれ ぞれチップとして分離する工程とを含むことを特徴とする半導体装置の製造方法。」 2.引用例記載事項 これに対して、当審で平成18年2月17日付けで通知した拒絶理由に引用された、本件出願前に日本国内において頒布された刊行物である特開平7-221051号公報(以下、「引用例」という。)には、以下の技術的事項が記載されている。 (1)引用例の記載事項 ア.第2頁第2欄第27-32行 「【産業上の利用分野】本発明は一般に半導体装置に関し、一例をあげるなら、基板背面にヒートシンクとして作用する金属層を備えたいわゆるPHS(plated Heat Sink)構造を有する高出力半導体装置の製造に使用して好適な半導体装置の製造方法、およびかかる方法により製造された半導体装置に関する。」 イ.第4頁第6欄第19-31行 「【0020】図1を参照するに、半導体装置は基板1上に形成された複数の半導体チップ101,102,103,104,・・・中に形成され、各々の半導体チップは基板1上に格子状に形成されたダイシング領域11によって相互に隔てられている。各々の半導体チップ101,102,・・・において、GaAｓFETはチップ中に画成された活性領域12中に形成され、チップ表面にはソース電極13、ドレイン電極14およびゲート電極15が、通常どおり形成される。また、図示のGaAｓFETは超高周波用途のものであり、ソース電極13の接地配線を出来るだけ短くするために、基板1中には基板表面から裏面にまで貫通するバイアホール13aが形成されている。」 ウ.第5頁第7欄第14-47行 「【0023】以下、本実施例による半導体装置の製造工程を図2(A)〜2(C)および図3(D)〜3(E)を参照しながら行う。ただし、図2(A)〜2(C)および図3(D)〜3(E)は図1中線A-Bに沿う断面図である。 【0024】図2(A)を参照するに、GaAｓ基板1上には前記半導体チップ101〜104,・・・が形成されており、基板表面に形成された電極13〜15を被うようにSiO2パッシベーション膜17が約0.5μmの厚さに堆積される。堆積されたパッシベーション膜17は次いでパターニングされ、ダイシング領域11を架橋する前記結合部16が図1に示すように形成される。 【0025】次ぎに、図1の半導体基板1は反転され、ガラスよりなる保持基板19上に、前記基板1の表面に形成されたパッシベーション膜17が保持基板19の表面19aに対面するように取付られる。保持基板19の前記表面にはワックス層18が形成されており、半導体基板1は前記ワックス層18により保持される。 【0026】さらに、図2(B)の状態で、半導体基板1の裏面11aが機械的に研削され、さらに化学エッチングにより基板11の厚さが約25μmになるまで処理される。エッチングは例えばH2SO4とH2O2の混合水溶液によりなされる。 【0027】次いで、基板1の裏面11aにレジスト層20を形成し、これをダイシング領域11および基板1中に形成されるバイアホール13aに対応してパターニングする。さらに、前記パターニングされたレジスト層20をマスクにして前記基板1を前記H2SO4とH2O2の混合液によりエッチングすることにより、図2(C)に示すようにダイシング領域11がエッチングされ同時にバイアホール13aが形成される。その結果、前記保持基板上に保持されたまま、前記複数の半導体チップは前記架橋領域16を残して相互に分離される。」 エ.第5頁第7欄第48行-第8欄第26行 「【0028】次ぎに、前記レジスト層20を除去し、前記基板1の裏面に一様な厚さのNiCｒ層およびAｕ層を、真空蒸着によりそれぞれ50nmおよび100nmの厚さに形成する。その結果、NiCｒ/Aｕ構造を有する電極層21が基板1の裏面上に、バイアホール13aおよびダイシング領域11をも含めて形成される。図3(D)を参照。 【0029】さらに、前記電極層21上のダイシング領域11に対応する部分にレジストパターン(図示せず)を形成し、かかるレジストパターンをマスクにして前記電極層21上にAｕ層22を電解メッキにより約30μmの厚さに形成する。その結果図3(D)に示す構造が得られる。 【0030】さらに、前記Aｕ層22をマスクにして前記ダイシング領域11の電極層21をエッチングにより除去する。その結果、半導体チップが非常に薄い結合部16においてのみ互いに結合された構造が得られる。この状態でワックス層18を有機溶媒により静かに溶解することにより、半導体チップは相互に結合されたまま前記保持基板19から分離する。その際、すなわちワックス層18を溶解した時点において、前記相互に結合された複数の半導体チップよりなるチップ構造体は、保持基板19上に重力により保持されている。そこで、前記保持基板19上に伸縮自在な可尭性粘着テープ23を配置し、これに前記チップ構造体を接着することにより、図3(E)に示す構造が得られる。この状態でテープ23を変形させることにより、結合部16は破断し、テープ23上において個々の半導体チップが、相互に整列されたまま、分離される。」 (2)引用発明 上記記載事項及び図面の記載からみて、引用例には、次の発明(以下、「引用発明」という。)が記載されていると認める。 [引用発明] 「GaAｓ基板1の表面にワックス層18を形成し、前記GaAｓ基板1の裏面11aを機械的に研削しさらに化学エッチングにより約25μmの厚さとする工程と、 GaAｓ基板1の表面に形成された複数のチップの互いの境界部分に規定されたダイシング領域11の一部領域を架橋するパッシベーション膜17の結合部16を形成する工程と、 前記GaAｓ基板1の裏面11aにおいて前記各チップにおけるソース電極13とコンタクトをとるバイアホール13aを形成する工程と、 前記バイアホール13aは、前記GaAｓ基板1における前記ダイシング領域11に対応する部分を除去し、前記架橋する結合部16を残して複数のチップが分離される際に、形成されるものであり、 前記バイアホール13aは、当該バイアホール13aの形状に応じたパターンをもつレジストを前記GaAｓ基板1の裏面11aに塗布し、前記レジストをマスクにして前記GaAｓ基板1にウエットエッチングを施すことにより形成されるものであり、 前記チップは、金属・半導体型電界効果トランジスタを構成し、該トランジスタのソース電極13が前記バイアホール13aにコンタクトされるものであり、 前記バイアホール13aを形成する工程の後に、前記GaAｓ基板1の裏面及び前記バイアホール13aの全体に亘っており、ダイシング領域11に対応する部分が除去されているAｕ層22を形成して前記各チップ毎にヒート・シンクを形成する工程と、 前記ヒート・シンクを構成するAｕ層22は、電解めっきにより金を被着させることにより形成される工程と、 前記ヒート・シンクを形成する工程の後に、前記ワックス層18を除去する工程と、前記ヒート・シンクを構成するAｕ層22にテープ23を貼り付ける工程と、 前記結合部16を破断し、前記複数のチップをそれぞれチップとして分離する工程とを含む化合物半導体装置の製造方法及びその製造方法により製造された化合物半導体装置。」 3.対比 本件発明と引用発明とを対比すると、引用発明における「GaAｓ基板」は、本件発明における「半導体基板」に相当し、以下同様に、「ワックス層」は「保護膜」に、「ダイシング領域」は「スクライブ領域」に、「ソース電極」は「電極」に、「バイアホール」は「電極領域」に、「破断」は「切断」にそれぞれ相当しており、また、引用発明における「チップ」は、本件発明における「半導体素子形成部分」に相当しているとともに「チップ」にも相当していることが明らかである。 また、引用発明における「前記GaAｓ基板1の裏面11aを機械的に研削しさらに化学エッチングにより約25μmの厚さとする工程」は、半導体基板の裏面を平坦に研削して所定の厚さに調整する工程という限りで、本件発明における「半導体基板の裏面を平坦に研削して20〜100μm程度の厚さに調整する工程」と共通する。 さらに、引用発明における「GaAｓ基板の表面に形成された複数の半導体素子形成部分の互いの境界部分に規定されたスクライブ領域の一部領域を架橋するパッシベーション膜の結合部を形成」し、「前記ダイシング領域に対応する部分を除去し、前記架橋する結合部を残して複数のチップが分離される」工程は、半絶縁性化合物半導体基板の表面に形成された複数の半導体素子形成部分を接続する接続部を形成する工程という限りで、本件発明における「半絶縁性化合物半導体基板におけるスクライブ領域の一部領域を残して前記スクライブ領域に分割孔を形成し、該一部領域を基板接続部として画定する工程」と共通している。 したがって、両者の一致点及び相違点は次のとおりと認められる。 [一致点] 「半導体基板の表面に保護膜を形成し、前記半導体基板の裏面を平坦に研削して所定の厚さに調整する工程と、 前記半導体基板の表面に形成された複数の半導体素子形成部分を接続する接続部を形成する工程と、 前記半導体素子形成部分を接続する接続部を形成する際に、前記半導体基板の裏面において前記各半導体素子形成部分における電極とコンタクトをとる電極領域を形成する工程と、 前記接続部を切断し、前記複数の半導体素子形成部分をそれぞれチップとして分離する工程とを含む化合物半導体装置の製造方法。」である点。 [相違点] 本件発明では、半導体基板の表面に形成された複数の半導体素子形成部分の互いの境界部分に規定されたスクライブ領域に、前記半導体基板の表面側から裏面側に向かって分離用溝を深さ1〜10μm程度に形成する工程、及び前記半導体基板の裏面を平坦に研削して20〜100μm程度の厚さに調整する工程を備え、前記半導体基板における前記スクライブ領域の一部領域を残して前記スクライブ領域に分割孔を形成し、該一部領域を基板接続部として画定する工程を含み、前記半導体基板の一部を前記基板接続部として画定する際に、前記電極領域を形成し、前記分離用溝に沿って前記基板接続部を切断するのに対して、引用発明では、基板の裏面を機械的に研削しさらに化学エッチングにより約25μmの厚さとする工程を含むものであるが、分離用溝及び分割孔を形成するものではなく、半導体基板の一部を基板接続部とするものとはされていない点。 4.相違点についての検討 半導体装置の製造方法において、半導体基板の表面に形成された複数の半導体素子形成部分の互いの境界部分に規定されたスクライブ領域に、該基板の表面側から裏面側に向かって分離用溝を形成して基板自体を接続部とすることは、例えば、当審で通知した拒絶理由に引用した特開昭61-112345号公報、及び特開平3-166750号公報(特に、第2図(b)の記載を参照)等に記載されているように従来周知である。また、表面側から裏面側に向かって分離用溝を形成した半導体基板の裏面を研削して所定の厚さに調整することも、上記特開昭61-112345号公報の第1図(B)、及び特開平5-285936号公報の図2(a)〜(c)等に記載されるように周知の技術手段にすぎない。 ところで、本件発明では、分離用溝の深さを1〜10μm程度、半導体基板の厚さを20〜100μm程度としているが、スクライブにより深さ数μm程度のスクライブ溝が形成されることも、例えば、上記特開平5-285936号公報の段落【0007】に記載されるように周知の事項にすぎず、引用発明において基板の裏面を機械的に研削しさらに化学エッチングにより約25μmの厚さに調整されることを勘案すれば、分離用溝の深さを1〜10μm程度とし、半導体基板の厚さを20〜100μm程度とすることにも格別困難性は見出せない。 さらに、一枚の基板材から複数の基板を互いの境界部分で切断して分離するに際し、該境界部分に分離用の溝に加えて分割孔を形成することにより基板材の一部領域を接続部とすることも、例えば、特開昭63-265491号公報の第4、5図及び実願昭58-95514号(実開昭60-2870号)のマイクロフィルムの第1〜3図等に記載されているように従来周知の技術手段である。 してみると、引用発明において接続部を設けるに当たり上記従来周知の技術手段及び周知の事項を適用することにより、上記相違点に係る本件発明の特定事項とすることは当業者が容易になし得たことである。そして、上記適用により、半導体基板の一部を前記基板接続部として画定する際に前記電極領域を形成することになることは自明の事項である。 また、本件発明が奏する作用効果は、引用発明並びに従来周知の技術手段及び周知の事項から当業者であれば予測できる範囲内のものであって格別顕著なものとはいえない。 したがって、本件発明は、引用発明並びに従来周知の技術手段及び周知の事項に基づいて当業者が容易に発明をすることができたものである なお、請求人は平成18年5月12日付け意見書において、概略、(ア)〜(エ)の点について主張している。 (ア)引用例では、少なくともダイシング領域11における「半導体基板」は、当該基板の裏面側から除去されることが不可欠の要素となっている。つまり、ダイシング領域における「半導体基板」それ自体を結合部材として利用することは全く考慮されていない。 (イ)周知技術1では、確かに半導体ウエハ1の表面側から溝1aを形成してはいるが、その深さは140μmであり、本願発明における分離用溝の深さ1〜10μm程度と比べて格段に大きな値であるうえに、ウエハの裏面研削によってチップを分離できることにまで言及しているので、本願発明とは技術思想的に全く異なる技術である。 (ウ)周知技術2については、同図(b)に示されるスクライブ17は「ひっかき傷」であって本願発明における「分離用溝」とは構成上明らかに異なるものである。 (エ)周知技術3及び4については、本願発明のものとは基板材料とその厚さ、また溝の深さも異なることは明らかであり、さらに解決課題も技術分野も異なる。 しかしながら、(ア)の点については、半導体基板のスクライブ領域に該基板の表面側から裏面側に向かって分離用溝を形成して基板自体を接続部とすることは、上述のとおり、従来周知の事項であり、引用発明に当該周知の事項を適用して基板自体を結合部材として利用することは当業者が容易になし得た事項というべきである。 (イ)の点について、周知技術1では本件実施例と同じGaAｓ基板にも適用される旨記載されており、溝の深さ及び基板の厚さは基板の種類等に応じて適宜設定できる事項にすぎず、また、基板自体の接続部により分離されないで接続された状態が周知技術1の第1図(B)に記載されている以上、本件発明と全く異なる技術であるとすることはできない。 また、(ウ)の点について、スクライブにより深さ数μm程度のスクライブ溝が形成されることも、上述のように周知の事項にすぎず、周知技術2の第2図(b)に記載されるスクライブも分離用溝といい得るものである。 さらに、(エ)の点について、周知技術3及び4は、基板の材料や厚さ等については本件発明とは異なるが、一つの基板材を多数の部分に分離する技術として引用例及び周知例として挙げられた他の文献と共通するものであり、当該周知技術3及び4に示された接続部の形状若しくは構造を半導体基板の分離用の接続部に適用できないとすることはできない。 よって、請求人の上記主張は採用することができない。 5.むすび 以上のとおりであり、本件出願の請求項1に係る発明は、引用発明並びに従来周知の技術手段及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。 したがって、本件出願のその余の請求項に係る発明について検討するまでもなく、本件出願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-06-12 |
| 結審通知日 | 2006-07-04 |
| 審決日 | 2006-07-24 |
| 出願番号 | 特願平10-343715 |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 紀本 孝 |
| 特許庁審判長 |
前田 幸雄 |
| 特許庁審判官 |
中島 昭浩 菅澤 洋二 |
| 発明の名称 | 化合物半導体装置及びその製造方法 |
| 代理人 | 岡本 啓三 |