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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03M
管理番号 1145798
審判番号 不服2004-16353  
総通号数 84 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2002-04-05 
種別 拒絶査定不服の審決 
審判請求日 2004-08-05 
確定日 2006-10-19 
事件の表示 特願2000-291767「D/Aコンバータ」拒絶査定不服審判事件〔平成14年 4月 5日出願公開、特開2002-100991〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯・本願発明
本件出願は、平成12年9月26日の出願であって、平成16年6月30日付けで拒絶査定され、同年8月5日に審判請求がなされたものであり、その請求項1に係る発明(以下、「本願発明1」という。)は、平成15年10月1日付けで補正された明細書および図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものである。
「【請求項1】 入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する容量アレイ型D/Aコンバータであって、前記入力デジタルコードの前記上位mビットである第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第1乃至第n(但し、n=2m-1)の出力ビットを有する出力信号を出力するサーモメーターデコーダと、前記サーモメーターデコーダの前記第1乃至前記第nの出力ビットに対応した第1乃至第nのスイッチと、上位容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量アレイとを備え、
前記上位容量アレイは、前記第1乃至前記第nのスイッチに対応した第1乃至第nの容量を有し、前記第1乃至前記第nのスイッチの各々は、前記サーモメーターデコーダから前記第1乃至前記第nの出力ビットのうちの対応するビットを受けて、対応するビットが論理“1”である場合に、前記第1乃至前記第nの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“0”である場合に、前記第1乃至前記第nの容量のうちの前記対応する容量を接地するものである容量アレイ型D/Aコンバータにおいて、
前記第1乃至前記第nの容量は、順次、中央から左右方向に左右対称に、前記上位容量アレイの主領域に配置されていることを特徴とする容量アレイ型D/Aコンバータ。」

2.引用例
(1)原査定の拒絶の理由に引用された特開平4-152715号公報(以下、「引用例1」という。)には、図面と共に次の記載がある。
「第8図(審決注:「第9図」の誤り)は従来の容量アレイを用いたディジタル・アナログ変換器の構成を示す回路図である。容量Cの一端はセレクトスイッチSW1〜nと接続されている。このセレクトスイッチSW1〜nは、入力コードDinが供給されるデコーダ81(審決注:「91」の誤り。以下、同じ。)の制御で所定電位Vrと接地電位GNDとが選択されるように構成されている。容量Cの他端はそれぞれ出力Voutに接続されている。また、スイッチSW0の一端は接地電位GNDに他端は出力Voutに接続されている。
上記回路の動作について説明する。まず、セレクトスイッチSW1〜n及びスイッチSW0が接地電位GNDに接続され、すべての容量Cが放電される。
次にSW0がオフし、セレクトスイッチSW1〜nのうちデコーダ81で選択されたx個がVrに接続される。これにより、
(n-x)CVout = xC(Vr-Vout)
Vout = x/nVr …(1)
となり、選択された容量に比例した出力電圧を得る。
このような構成では、デコーダ81は単純なロジックであり、入力コードDinが同じであれば選択される容量も常に同じとなり、変換特性が保てるという利点がある。
しかしながら、各容量値がばらついた場合、それが変換特性にそのまま現れ、直線性が悪くなる。よって、高精度なディジタル・アナログ変換器を得ることが困難となる。特に単体LSIで実現する場合にはばらつきを抑えるのに限界があり、問題となる。
(発明が解決しようとする課題)
このように、従来では容量素子アレイの各容量値がばらついた場合、それが変換特性にそのまま現れ、直線性が悪くなり、高精度なディジタル・アナログ変換器を得ることが困難となるという欠点がある。」(1頁下段右7行〜2頁上段右3行)

以上の記載および対応する図面第9図の記載によれば、デコーダ91は、入力コードDinをデコードしてセレクトスイッチSW1〜nを制御するから、セレクトスイッチSW1〜nに対応したn個の出力信号を出力するといえるものであり、容量アレイは、一端がセレクトスイッチSW1〜nに接続された容量Cを有するから、セレクトスイッチSW1〜nに対応したn個の容量を有する。また、各スイッチSW1〜nは、デコーダの制御で所定電位Vrと接地電位GNDとを切り換え、デコーダにより選択された場合に各容量Cの一端を所定電位Vrに接続するから、対応するデコーダ出力が論理“1”である場合に対応する容量に所定の電圧Vrを与え、対応するデコーダ出力が論理“0”である場合に対応する容量を接地するものであるといえる。
したがって、引用例1には、「入力コードをデコードし、第1乃至第nの出力ビットを有する出力信号を出力するデコーダと、前記デコーダの前記第1乃至第nの出力ビットに対応した第1乃至第nのスイッチと、容量アレイとを備え、前記容量アレイは、前記第1乃至第nのスイッチに対応した第1乃至第nの容量を有し、前記第1乃至第nのスイッチの各々は、前記デコーダから前記第1乃至第nの出力ビットのうちの対応するビットを受けて、対応するビットが論理“1”である場合に、前記第1乃至第nの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“0”である場合に、前記第1乃至第nの容量のうちの前記対応する容量を接地するものである容量アレイ型D/Aコンバータ。」(以下、「引用発明1」という。)が記載されている。

(2)同じく、原査定の拒絶の理由に引用された特開平8-330966号公報(以下、「引用例2」という。)には、図面と共に次の記載がある。
「【0020】例えば、電流セルブロックが半導体チップの端部に配置された場合、一列に配列された電流セル間の出力電流特性にばらつきが生ずるとすれば、必ず傾斜状のばらつきとなる。例えば、図12に示すように、電流セルブロックが一列に配列された7個の電流セル1,2,3,4,5,6および7から構成され、これらの中で中央に配置された電流セル4の出力電流特性が±0であると仮定すれば、一端側に配列される電流セル1,2および3は傾斜状にプラスの出力電流特性を有し、最端部の電流セル1においてそのプラスの出力電流特性は最大となる。一方、他端側に配列される電流セル5,6および7は傾斜状にマイナスの出力電流特性を有し、最端部の電流セル7においてそのマイナスの出力電流特性は最大となる。
【0021】以下に、3ビットのディジタル信号を分解能8LSBのアナログ信号に変換する場合を例に挙げて、この問題点をさらに具体的に説明する。なお、3ビットのディジタル信号を分解能8LSBのアナログ信号に変換するためには、即ち、0〜7の電圧レベルを有するアナログ出力信号を得るためには、7個の電流セル1,2,3,4,5,6および7が必要であり、これらの電流セル1〜7間には傾斜状のばらつきが存在するものとして説明を行う。
【0022】ここで、図13(a),(b)および(c)は、それぞれ一端側から他端側に(または他端側から一端側に)順次に電流セルをオン状態にする順番を示す模式図、中央部から両端部に(または端部から中央部に)交互に電流セルをオン状態にする順番を示す模式図、およびランダムに電流セルをオン状態にする順番を示す模式図である。なお、図13(b)に示す方式は、特開平1-115223号公報によるディジタル-アナログ変換器において開示された方式である。
【0023】また、図14(a),(b)および(c)は、それぞれ図13(a),(b)および(c)に示す順番に電流セルをオン状態にした場合の出力電流特性図である。なお、図14(a),(b)および(c)において、オン状態にされた電流セルには○印が付されている。また、図14(a),(b)および(c)の全ての場合において、ディジタルコード0の時は全ての電流セル1〜7はオフ状態であり、出力電流特性の合計は当然±0である。
【0024】まず、図13(a)および図14(a)に示すように、ディジタルコード1,2,3,4,5,6および7の時に、それぞれ電流セル7,6,5,4,3,2および1をオン状態にした場合、ディジタルコード1の時は電流セル7がオン状態となるため、出力電流特性の合計は-3となり、以下同様に、ディジタルコード2,3,4,5,6および7の時の出力電流特性の合計は、それぞれ-5,-6,-6,-5,-3および±0となる。
【0025】このように、一端側から他端側に順番に電流セル1〜7をオン状態にした場合、出力電流特性の合計は、ディジタルコード7の時に±0となるが、これ以外の時にマイナス側に偏ってしまうことが判る。また、図示していないが、他端側から一端側に順番に電流セル1〜7をオン状態にした場合、出力電流特性の合計は、ディジタルコード7の時に±0となるが、これ以外の時にプラス側に偏ってしまう。
【0026】次に、図13(b)および図14(b)に示すように、ディジタルコード1,2,3,4,5,6および7の時に、それぞれ電流セル4,3,5,2,6,1および7をオン状態にした場合、ディジタルコード1の時は電流セル4がオン状態となるため、出力電流特性の合計は±0となり、以下同様に、ディジタルコード2,3,4,5,6および7の時の出力電流特性の合計は、それぞれ+1,±0,+2,±0,+3および±0となる。
【0027】このように、中央部から両端部に交互に電流セル1〜7をオン状態にした場合、出力電流特性の合計は、ディジタルコード1,3,5および7の時に±0となるが、ディジタルコード2,4および6の時にプラス側に偏ってしまうことが判る。」(4頁6欄24行〜5頁7欄45行)

上記記載の電流セル型D/Aコンバータは、3ビットのデジタル信号をデコードして7個の電流セルを選択するものであって、一列に配列された7個の電流セル1,2,3,4,5,6,7から構成される電流セルブロックを備え、電流セルブロックは、中央に配置された電流セル4の出力特性を±0とした場合、一端側にプラス、他端側にマイナスの傾斜状の出力電流特性を有するものであり、3ビットで表されるデジタルコードが1,2,3,4,5,6および7の時、それぞれ電流セル4,3,5,2,6,1および7を順次追加してオン状態にする、すなわち、中央部から両端部に交互に電流セル1〜7をオン状態にすることにより(図13(b)、図14(b))、出力電流特性の合計は、±0,+1,±0,+2,±0,+3および±0となり、偶数のデジタルコードの時にプラス側に偏るものの、奇数のデジタルコードの時に±0とすることができるものである。
そうすると、引用例2の電流セルブロックは、配列方向を左右方向とした場合、左右対称に配列されていることは明らかであるから、上記の「3ビット」を一般化して「mビット」とした場合、引用例2には、「mビットのデジタル信号をデコードして第1乃至第n(但し、n=2m-1)電流セルを選択する電流セル型D/Aコンバータにおいて、一列に配列されたn個の電流セルから構成される電流セルブロックを備え、前記電流セルブロックにおいて、前記第1乃至前記第nの電流セルは、順次、中央から左右方向に左右対称に配置されている電流セル型D/Aコンバータ。」(以下、「引用発明2」という。)が記載されている。

(3)同じく、原査定の拒絶の理由に引用された特開平5-191289号公報(以下、「引用例3」という。)には、図面と共に次の記載がある。
「【0014】図1は、本発明の一実施例を示すブロック図であり、上述した如き構成の電流加算方式D/Aコンバータに適用した例を示す。なお、本実施例では、簡単のため、例えば8ビットのD/Aコンバータの例を示す。図において、8ビットに対応して64個の定電流源セル1がマトリクス状に配置されている。
【0015】一方、ディジタル入力信号の上位6ビットは、3ビットずつデコーダ2,3でデコードされ、さらにそのデコード出力がラッチ回路4,5でラッチされ、64個の定電流源セル1のスイッチングを行う。また、下位2ビットはラッチ回路6でラッチされ、それぞれ定電流源セル1の電流量の1/2と1/4の重み付けをされたセルを直接スイッチングする。」(2頁2欄44行〜3頁3欄6行)

D/Aコンバータのビット数8およびその上位ビット数6を一般化すれば、引用例3には、「入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型D/Aコンバータであって、前記入力デジタルコードの前記上位mビットである第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セル容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えた電流セルアレイ型D/Aコンバータ。」が記載されているといえる。

(4)同じく、原査定の拒絶の理由に引用された特開平5-95289号公報(以下、「引用例4」という。)には、図面と共に次の記載がある。
「【0168】図32は、多ビット用簡略型DA変換器の構成を概略的に示す。入力信号のビット数が増加すると、図14、図24に示すような電流スイッチセルアレイを分割した構成によっても電流スイッチセルの素子数は増大する。
【0169】本構成は、さらに電流スイッチセルの素子数を減少させるのに有効な構成を示す。
【0170】多ビット入力信号は、所定ビット数の2組の入力信号に分離され、それぞれラッチ回路52、55に供給される。ラッチ回路52、55は入力信号をデコーダ回路53、56に供給し、デコードされたアドレス信号をラッチ回路54、57に供給する。
【0171】この際、ラッチ回路54、57は、所定ビット数の下位ビットを上位ビットとは分離して重み付き電流源59に供給する。2入力電流スイッチセルアレイ58は、所定ビット数の入力信号に対応するXアドレス信号、Yアドレス信号を受け、前述の構成と同様、入力信号に対応した電流を供給する。
【0172】ここで、2入力電流スイッチセルアレイ58の1つの電流スイッチセルが供給する電流をiとする。
【0173】重み付き電流源59は、複数の下位ビットに対応する電流を分担するもので、たとえば電流スイッチセルアレイ58の電流スイッチセルが供給する電流iの1/2、1/4、1/8を単位とする電流を選択的に供給する。すなわち、重み付き電流源59は、入力信号のうち下位3ビット分を3つの電流源によって表現する。このように、2進数に合わせて、2進的に変化する電流源を設けると、ビット数と1:1に対応した電流源により必要な電流を供給できる。
【0174】このように、重み付き電流源によって電流スイッチセルアレイの単位電流の(1/2)n の電流を供給することにより、電流スイッチセルアレイのセル数を制限し、かつ多ビットの入力信号をDA変換することが可能となる。重み付き電流源59が3種類の電流源を備える場合を図示したが、重み付き電流源の数は3に限らない。」(10頁18欄12〜48行)

D/Aコンバータのビット数を上記(3)と同様に一般化すれば、引用例4には、「入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型D/Aコンバータであって、前記入力デジタルコードの前記上位mビットである第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セルアレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えることにより、入力デジタルコードのビット数が増加しても電流セルアレイのセル数の増加を制限することができる電流セルアレイ型D/Aコンバータ。」が記載されているといえる。

3.対比・判断
本願発明1と引用発明1とを対比する。本願発明1の「サーモメータデコーダ」と引用発明1のデコーダは、「入力コードをデコードし、第1乃至第nの出力ビットを有する出力信号を出力するデコーダ」である点で共通するから、本願発明1と引用発明1とは、「入力コードをデコードし、第1乃至第nの出力ビットを有する出力信号を出力するデコーダと、前記デコーダの前記第1乃至第nの出力ビットに対応した第1乃至第nのスイッチと、容量アレイとを備え、前記容量アレイは、前記第1乃至第nのスイッチに対応した第1乃至第nの容量を有し、前記第1乃至第nのスイッチの各々は、前記デコーダから前記第1乃至第nの出力ビットのうちの対応するビットを受けて、対応するビットが論理“1”である場合に、前記第1乃至第nの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“0”である場合に、前記第1乃至第nの容量のうちの前記対応する容量を接地するものである容量アレイ型D/Aコンバータ。」である点で共通し、次の点で相違する。
(相違点1)
本願発明1では、デコーダが、「第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第1乃至第n(但し、n=2m-1)の出力ビットを有する出力信号を出力するサーモメーターデコーダ」であるのに対し、引用発明1では、この点の明示がない点。
(相違点2)
本願発明1では、「入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する容量アレイ型D/Aコンバータであって、前記入力デジタルコードの前記上位mビットである第1乃至第m(但し、mは2以上の整数)の入力ビット」をデコードするとともに、「上位容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量アレイとを備え」るのに対し、引用発明1では、入力コードを上位ビットと下位ビットに分けることなくデコードするとともに、上位容量アレイに対応する一つの容量アレイを備えるのみで、下位容量アレイに対応する構成を備えていない点。
(相違点3)
本願発明1では、「前記第1乃至前記第nの容量は、順次、中央から左右方向に左右対称に、前記上位容量アレイの主領域に配置されている」のに対し、引用発明1では、容量アレイの構成は明示されていない点。

上記相違点について検討する。
(相違点1について)
D/Aコンバータにおいて、第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第1乃至第n(但し、n=2m-1)の出力ビットを有する出力信号を出力するサーモメーターデコーダを設けて電流源や容量素子等の単位セルを制御することは、本件明細書に従来技術として開示された特開平11-163728号公報、特開平11-243339号公報に記載されるほか、特開昭61-88619号公報、特開平1-115223号公報、特開2000-78015号公報に記載されるように周知であるから、デコーダおよび容量アレイを備えた引用発明1においても、該デコーダを、「第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第1乃至第n(但し、n=2m-1)の出力ビットを有する出力信号を出力するサーモメーターデコーダ」として、サーモメーターデコーダの第1乃至第n出力ビットにより第1乃至第nのスイッチを制御することは、当業者が容易に想到し得ることである。
(相違点2について)
引用例3および引用例4に記載されるように、「入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型D/Aコンバータであって、前記入力デジタルコードの前記上位mビットである第1乃至第m(但し、mは2以上の整数)の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セルアレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えた電流セルアレイ型D/Aコンバータ。」は周知であり、これは、引用例4に記載されるように、入力デジタルコードのビット数が増大してもセル数の増加を制限することができるものである。引用発明1と該周知技術は、デコーダと単位セルを備えたD/Aコンバートである点で共通し、引用発明1においても、入力コードが多ビットとなる場合が十分に想定され、この場合、入力コードを全てデコーダに入力してデコーダの出力で各容量を制御する構成とすれば容量の個数が増加することは明らかであるから、引用発明1に、該周知技術の思想を適用し、入力デジタルコードの上位mビットと前記入力デジタルコードの前記上位mビットを除いた下位複数ビットとを分割して処理する容量アレイ型D/Aコンバータとして、前記入力デジタルコードの前記上位mビットをデコードするとともに、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量を備え、該下位容量をアレイ化して、相違点2に係る本願発明1の構成を得ることは当業者が容易に想到し得ることである。
(相違点3について)
引用例2には、上記のように、「mビットのデジタル信号をデコードして第1乃至第n(但し、n=2m-1)電流セルを選択する電流セル型D/Aコンバータにおいて、一列に配列されたn個の電流セルから構成される電流セルブロックを備え、前記第1乃至前記第nの電流セルは、順次、中央から左右方向に左右対称に配置されている電流セル型D/Aコンバータ。」(引用発明2)が記載されており、明確な記載はないものの、その図面図14(b)から、引用発明2においてもサーモメーターコード化が行われていることは明らかである。また、上記したように、デジタルコードの偶数時にプラス側の偏りが生じるものの、奇数時には±0の出力特性が得られるから、その図面図13(a)、図14(a)のものに比較して直線性が改善されていることは明らかである。
引用発明1には、容量セルの各容量の値がばらついた場合に直線性が悪化するという課題が存在するから、その容量アレイにおける各容量の配置構成として、引用発明2の電流セルブロックにおける電流セルの配置構成を採用し、n個の容量が一列に配列された容量アレイとして、前記第1乃至前記第nの容量セルを、順次、中央から左右方向に左右対称に、容量アレイの主領域に配置することは当業者が容易に想到し得ることであり、引用発明2の電流型D/Aコンバータに関する技術事項を、引用発明1の容量アレイ型D/Aコンバータに関する技術事項として採用することに何ら阻害要因は認められない。

また、本願発明1の効果も引用発明1、2及び周知技術から当業者が予測し得る範囲のものである。

4.むすび
以上のとおり、本願発明は、引用発明1、2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2006-08-09 
結審通知日 2006-08-15 
審決日 2006-09-04 
出願番号 特願2000-291767(P2000-291767)
審決分類 P 1 8・ 121- Z (H03M)
最終処分 不成立  
前審関与審査官 柳下 勝幸  
特許庁審判長 廣岡 浩平
特許庁審判官 宮下 誠
浜野 友茂
発明の名称 D/Aコンバータ  
代理人 徳丸 達雄  
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