無効の審決｜無効2005-80297 - 特許審決データベース

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審決分類	審判一部無効 1項3号刊行物記載 H01L 審判一部無効 2項進歩性 H01L
管理番号	1147591
審判番号	無効2005-80297
総通号数	85
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	1986-04-22
種別	無効の審決
審判請求日	2005-10-13
確定日	2006-11-20
事件の表示	上記当事者間の特許第2027929号発明「薄膜トランジスタ装置」の特許無効審判事件について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。審判費用は、請求人の負担とする。
理由	1.手続の経緯本件特許第2027929号は、昭和59年9月26日に出願され、平成8年3月19日に発明の数:1として設定登録がなされ、平成16年9月26日に存続期間が満了し、その後平成17年3月30日に本件特許の明細書を訂正することを求める訂正審判が請求され、平成17年5月20日付の審決により訂正明細書のとおり訂正することが認められた。その後、平成17年10月13日付けで請求人三星株式会社(以下、「請求人」という。)から特許第2027929号の特許請求の範囲第1項に記載された発明についての特許を無効にする、との審決を求める本件審判の請求がなされ、平成18年1月10日付けで被請求人(特許権者)セイコーインスツル株式会社(以下、「被請求人」という。)より本件審判の請求は成り立たない、との審決を求める答弁書が提出され、平成18年4月7日付けで請求人から口頭審理陳述要領書及び上申書が提出され、平成18年4月17日付けで被請求人から上申書が提出され、平成18年4月17日に第1回口頭審理が行われた。 2.請求人の主張請求人は、本件特許第2027929号の特許請求の範囲第1項に記載された発明は、甲第1号証に記載された発明であるから、特許法第29条第1項第3号に該当し特許を受けることができないものであり、本件特許請求の範囲第1項に記載された発明は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、また、本件特許請求の範囲第1項に記載された発明は、甲第2号証に記載された発明であるから、特許法第29条第1項第3号に該当し特許を受けることができないものであり、本件特許請求の範囲第1項に記載された発明は、甲第2号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、したがって、本件特許請求の範囲第1項に記載された発明についての特許は、特許法第123条第1項第2号の規定により無効とすべきものである旨主張し、証拠方法として以下の甲第1号証ないし甲第3号証を提出している。甲第1号証:特開昭59-126663号公報甲第2号証:特開昭59-143368号公報甲第3号証:特開昭59-9959号公報 3.被請求人の主張一方、被請求人は、本件特許第2027929号の特許請求の範囲第1項に記載された発明は、甲第1号証に記載された発明ではないから、特許法第29条第1項第3号に該当せず、本件特許請求の範囲第1項に記載された発明は、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第29条第2項の規定に違反してなされたものではなく、また、本件特許請求の範囲第1項に記載された発明は、甲第2号証に記載された発明ではないから、特許法第29条第1項第3号に該当せず、本件特許請求の範囲第1項に記載された発明は、甲第2号証に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第29条第2項の規定に違反してなされたものではなく、したがって、本件請求請求の範囲第1項に記載された発明についての特許は、特許法123条第1項第2号の規定により無効とすべきものではない旨主張している。 4.本件特許発明本件特許第2027929号の特許請求の範囲第1項に係る発明(以下、「本件特許発明」という。)は、平成17年5月20日付けの審決により認められた訂正明細書及び図面の記載からみて、その特許請求の範囲第1項に記載された以下のとおりのものである。「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の2端子薄膜半導体素子に接続されており、前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」 5.当審の判断 (1)請求人が提出した証拠方法及びその記載事項 (1-1)刊行物1:特開昭59-126663号公報(請求人が提出した甲第1号証) 本件特許の出願前に頒布された特開昭59-126663号公報には、第1図ないし第3図とともに、以下の事項が記載されている。「TFT(Thin Film Trs)などで構成されるアクテイブマトリツクスにおいて、該マトリツクスの周辺領域で、前記マトリツクスを構成する各Xラインが直列に接続された2個のMOS型トランジスタを介して一つの配線に接続され、前記2個のMOS型トランジスタは、前記Xラインに近い方のMOS型トランジスタのゲートは該MOS形トランジスタが接続されるべき前記Xラインに接続され、前記直列に接続された2個のMOS型トランジスタのうち、前記Xラインより遠い方のMOS型トランジスタのゲートは、前記一つの配線に接続され、前記マトリツクスを構成すると各Yラインが直列に接続された2個のMOS型トランジスタを介して前記一つの配線に接続され、前記2個のMOS型トランジスタのうち、Yラインに近い方のMOS型トランジスタのゲートは該MOS型トランジスタが接続されるべき前記Yラインに接続され、前記2個のMOS型トランジスタのうちYラインに遠い方のMOS型トランジスタのゲートは、前記一つの配線に接続される保護回路を持つことを特徴とする半導体装置。」(特許請求の範囲第1項) 「従って本発明の目的は、絶縁基板上に形成されるTFTなどで構成されるアクテイブマトリツクスを、静電気などによる破壊から守る保護回路を提供することである。」(第2頁左上欄第5?9行) 「各Xライン(X1,X2・・・Xn)は両端に外部回路と接続するための電極があり、前記両端の電極間では、第1図で明らかなように各TFTのゲートに接続されている。各Yライン(Y1,Y・・・Ym)も両端には外部回路と接続するための電極があり、前記両端の電極間は第1図で明らかなように各TFTのソースに接続されている。」(第2頁左上欄第12?19行) 「本発明のポイントはアクテイブマトリツクスの外側に配線Aがあり、該配線Aと各X及びYラインとの間に2個のMOS型トランジスタがシリーズに接続されていることである。」(第2頁左下欄第5?8行) 「Xラインに接続される2個のMOS型トランジスタのうち、Xラインに近い方のMOS型トランジスタ(TX11,TX21,・・・TXn1)のゲートは各Xラインに接続され、同様にYラインに接続される2個のMOS型トランジスタのうち、Yラインに近い方のMOS型トランジスタ(TY11,TY21,・・・TYm1)のゲートは各Yラインに接続されている。一方Xライン及びYラインから遠い方に接続されているMOS型トランジスタ(TX12,・・・TXn2,TY12,・・・TYm2)のゲートはアクテイブマトリツクスの外側に設けられた配線Aに接続されている。従って本発明による保護回路は、第2図に示すように配線Aと、該配線AとX乃至Yラインの間に挿入された2個のMOS型トランジスタから成っている。」(第2頁左下欄第11行?同右下欄第5行) 「第2図のアクテイブマトリツクスが組立工程の途上にある時は、配線Aはフローテイングとなっている。従って前記静電気が配線Aに流れる割合は、配線Aのフローテイング電位と該配線の容量によって決まる。」(第2頁右下欄第16行?第3頁左上欄第1行) 「図面の簡単な説明第1図は従来のアクテイブマトリツクスである。第2図は本発明による保護回路を持つアクテイブマトリツクスである。第3図は本発明によるもう一つの保護回路を持つアクテイブマトリツクスの一部である。 X1,X2・・Xn・・・Xライン Y1,Y2・・Ym・・・Yライン T11,T12,・・Tnm・・・アクテイブマトリツクスを構成するトランジスタ TX11,・・TYm2・・保護回路を構成するトランジスタ。」(第3頁右上欄第10行?同頁左下欄第2行) また、MOS型トランジスタは、ゲートだけで構成されるものではなく、ソース、ドレインを備えるものである。そして、刊行物1の第2図、第3図に示される、Xラインに近いMOS型トランジスタ(TX11,TX1等)はXラインに接続されているが、その接続はMOS型トランジスタのゲートだけではなく、ソース又はドレインも共に接続していることは明らかである。また、Xラインより遠いMOS型トランジスタ(TX12,TX2等)も、配線Aに接続しているが、ゲートだけでなくソース又はドレインも共に配線Aに接続されている。よって、刊行物1には、以下の発明(以下、「刊行物1発明」という。)が記載されている。「絶縁基板上に形成されるTFTで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続されることを特徴とする半導体装置。」 (1-2)刊行物2:特開昭59-143368号公報(請求人が提出した甲第2号証) 本件特許の出願前に頒布された特開昭59-143368号公報には、第1図ないし第4図とともに、以下の事項が記載されている。「入力端子と正の電源配線(VDD)との間に2個のMOSFETが直列に接続され、前記2個のMOSFETのうち入力端子に近い方のMOSFETのゲートは入力端子に接続され、他のもう一つのMOSFETはVDDに接続され、且つ前記入力端子と負の電源配線(VSS)との間にも2個のMOSFETが直列に接続され、前記2個のMOSFETのうち入力端子に近い方のMOSFETのゲートは入力端子に接続され、VSSに近い方のMOSFETのゲートはVSSに接続されていることを特徴とする半導体集積回路装置。」(特許請求の範囲第1項) 「入力端子が、ゲートがVSSに接続されたMOSFETを介してVSSに接続されていることを特徴とする半導体集積回路装置。」(特許請求の範囲第2項) 「本発明は、絶縁基板上に形成されるTFT(Thin Film Trs)を構成要素とする半導体集積回路装置の保護回路に関する。」(第1頁右下欄第11?13行) 「第1図は本発明による一つの実施例であり、TFTLSIの一部を示している。1は、TFTLSIの共通GND電位(VSS)となる電源配線であり、2はVSSに対して定電位となる電源配線である。3は入力配線の一つである。入力配線は2個のTFT(T1,T2)を介してVSSに接続され、同様に2個のTFT(T3,T4)を介してVDDにも接続されている。前記それぞれ2個のTFTは直列に接続され、入力配線に近い方のTFTのゲートは入力配線に接続され、前記それぞれ2個のTFTのうち、入力配線から遠い方のTFTのゲートはVSS乃至VDDに接続される。」(第2頁左上欄第9?20行) 「第1図に示す本発明による保護回路では、各入力端子がTFTを介してVSS乃至VDDに接続されているため、基本的にTFTLSIの総ての端子がいくつかのPN接合を介して接続されることになる。」(第2頁左下欄第9?13行) 「第2図は、本発明による別の実施例であるが、第1図に対して入力抵抗4が追加となつている。入力抵抗は入力した静電気の波形をなまらせ、ピーク電圧を低くする役目をする。第1図に対しては、ピーク電圧が低くなつた分だけ静電気による破壊発生率が小さくなる。第2図に示す番号及び記号は、第1図に対応しており、1はVSS,2はVDD,3は入力配線、T1?T4は保護回路を構成するTFT,4は入力抵抗、T5は入力信号がはいるべきTFTを示している。」(第2頁左下欄第19行?同右下欄第8行) 「第4図は、本発明による第4の実施例を示す。第4図の番号と記号は、第2図に準じている。第4図では入力抵抗4で静電気のピーク電圧を低くし、ゲートをVSSに接続したTFT(T2)を介して静電気をVSSラインに逃がすようにしている。」(第3頁左上欄第8?12行) 刊行物2の特許請求の範囲第1項、第2項中の「入力端子」は、刊行物2の、例えば第2頁左上欄第13行に記載される「入力配線」であることは、当業者にとって明らかである。また、刊行物2には「第1図に示す本発明による保護回路では、各入力端子がTFTを介してVSS乃至VDDに接続されているため、基本的にTFTLSIの全ての端子が・・・」(第2頁左下欄第9?12行)と記載されており、刊行物2に記載されたTFTLSIは、複数の入力端子を備えている。 TFTは、ゲートだけで構成されるものではなく、ソース及びドレインも備えるから、刊行物2の図4には、保護回路用TFT(T2)のソース又はドレインの一方を入力配線3に接続すること、前記入力配線と接続されない他方のソース又はドレインとゲートを、TFTLSIの共通GND電位(VSS)となる電源配線1と接続することが記載されている。よって、刊行物2には、以下の発明(以下、「刊行物2発明」という。)が記載されている。「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置であって、複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)がそれぞれ接続され、前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続されていることを特徴とする半導体集積回路装置。」 (1-3)刊行物3:特開昭59-9959号公報(請求人が提出した甲第3号証) 本件特許の出願前に頒布された特開昭59-9959号公報には、第2図、第3図及び第4図とともに、以下の事項が記載されている。「・・・その目的は静電気耐量を高めたマトリックスアレーを提供する事にある。」(第2頁右上欄第6?7行) 「第2図はMOS型トランジスターの断面の例を示したものである。ガラス8の表面に半導体物質の多結晶シリコン9を形成しパターニングする。次にゲート絶縁膜10を少なくとも多結晶シリコン9をおおって形成し、その上へトランジスターのゲート材料11を構成する。このゲート材料11はさらに左右へ延在せしめてゲート線4とする。次にゲート電極10におおわれていないゲート絶縁膜を除去し多結晶シリコン9が露出した領域にボロン又はリンを拡散しトランジスターのソース9-1,ドレイン9-2とする。次に絶縁膜12を全面に形成し、ソースとドレイン領域上の絶縁膜12をエッチング除去し図面のごとくコンタクトホールを開ける。最後にアルミニューム13を形成しパターニングするとMOS型トランジスターの製造が完了する。」(第2頁右上欄第8行?同左下欄第4行) 「第2図の例のMOS型トランジスターをマトリックスアレー状に配置しさらにソース線,ゲート線のマトリックス領域外部に抵抗を配置した1例が第3図である。ソース線は3、ゲート線は4、MOS型トランジスターが2であり、ソース線の外部へ抵抗器15を接続し又ゲート線4の外部へ抵抗器14を接続する。」(第2頁左下欄第9?16行) 「このソース線に抵抗を接続する方法を第4図に示す。第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗(膜厚は3000オングストロームとする)は50?100Ω/□となる。従って巾10ミクロンメートル長さ200ミクロンで1キロメートル以上の抵抗が出来る。」(第2頁右下欄第3?12行) 「・・・又第4図における抵抗器はMOSトランジスターのゲート材料構成するのみならず、第2図における多結晶シリコン9の層を用いても製造可能であり又効果に何ら変わる事は無い。」(第3頁左上欄第18行?同右上欄第2行) (2)本件特許発明が特許法第29条第1項第3号に該当するか否かの判断 (2-1)刊行物1発明との対比・検討 (2-1-1)対比本件特許発明と刊行物1発明とを対比する。 (a)刊行物1発明の「TFT」は、本件特許発明の「薄膜トランジスタ」に相当しており、刊行物1発明の「TFTで構成されるアクテイブマトリツクス」は、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」に相当する。 (b)刊行物1発明の「外部回路と接続するための電極」は、本件特許発明の「外部取り出し端子」に相当しており、刊行物1発明の「Xライン」の「両端に外部回路と接続するための電極」を備えることは、本件特許発明の「外部取り出し端子を複数個有する」ことに相当する。 (c)刊行物1発明には、本件特許発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし、刊行物1発明の「TFT」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかであるから、刊行物1発明の「TFT」も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備える。 (d)刊行物1発明の「フローテイング電位である一つの配線」は、本件特許発明の「共通浮遊電極」に相当する。また、刊行物1発明の「2個のMOSトランジスタ」による「保護回路を備え」ることは、本件特許発明の「高圧保護用の」「半導体素子」を備えることに相当する。さらに、刊行物1発明の「外部回路と接続するための電極」は、「Xライン」に設けられており、「Xライン」と接続することは、Xラインを介して「外部回路と接続するための電極」と接続することである。したがって、刊行物1発明の「外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え」ることは、本件特許発明の「前記端子と」「共通浮遊電極との間に」、「その一か所が」、「高圧保護用の」「半導体素子に接続され」ることに相当する。よって、本件特許発明と刊行物1発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、前記端子と共通浮遊電極との間には、その一か所が、高圧保護用の半導体素子で接続されていることを特徴とする薄膜トランジスタ装置。」である点で一致し、以下の点で相違する。 (2-1-2)相違点 (a)相違点1 本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、刊行物1発明は、「絶縁基板上に形成されるTFTで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXライン」を備えた「半導体装置」である点。 (b)相違点2 本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の2端子薄膜半導体素子に接続されており、前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物1発明は、「前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を備える点 (c)相違点3 本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、刊行物1発明は、上記構成を備えていない点。 (2-1-3)判断上記各相違点について検討する。 (a)相違点1について上記「(2-1)刊行物1発明との対比・検討 (2-2-1)対比」の「(a)」ないし「(c)」で検討したように、刊行物1発明の「TFTで構成されるアクテイブマトリツクス」、「Xライン」の「両端に外部回路と接続するための電極」を備えることは、それぞれ、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当し、また、刊行物1発明の「TFT」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかである。また、本件特許発明には、「複数個」の「外部取り出し端子」が周辺領域に設けられることは記載されていない。しかし、本件特許明細書には、「・・・TFT装置の外部取り出し端子・・・は例えばチップ周辺に位置するが・・・」(特許明細書第7頁第10?12行(訂正審決公報第7頁第47?48行))と記載されており、本件特許発明の外部取り出し端子が、チップ周辺、すなわち、周辺領域に設けられることも含むのは明らかである。さらに、刊行物1には「各Xライン・・・は、第1図で明らかなように各TFTのゲートに接続されている。」(第2頁左上欄第12?15行)と記載されており、刊行物1発明が備える「Xライン」は、「外部回路と接続するための電極」とアクテイブマトリツクスを構成するTFTの間に設けられた配線である。本件特許発明には、「外部取り出し端子」に接続する配線について記載されていないが、本件特許発明の「外部取り出し端子」は、「薄膜トランジスタ装置」の薄膜トランジスタと、配線、言い換えると刊行物1発明の「Xライン」に相当する構成により接続されていることは当業者にとって明らかである。したがって、刊行物1発明の「絶縁基板上に形成されるTFTで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXライン」を備えた「半導体装置」は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、相違点1は、実質的なものではない。 (b)相違点2について相違点2は、以下のように区分けして検討する。本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成を備えるのに対して、刊行物1発明は「両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路」を備える点(相違点2-1)と、本件特許発明は、高圧保護用の素子が「付加薄膜半導体からなる」「2端子薄膜半導体素子」であるのに対して、刊行物1発明では、2個のMOS型トランジスタからなる保護回路が「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」点(相違点2-2)と、本件特許発明は、「前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物1発明は上記構成を備えていない点(相違点2-3)と、刊行物1発明は、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」るのに対して、本件特許発明は上記構成を備えていない点(相違点2-4)とに区分できる。 (b-1)相違点2-1について上記「(2-1)刊行物1発明との対比・検討 (2-2-1)対比」の「(b)」及び「(d)」で検討したように、刊行物1発明の「外部回路と接続するための電極」、「フローテイング電位である一つの配線」は、それぞれ、本件特許発明の「外部取り出し端子」、「共通浮遊電極」に相当する。刊行物1発明の「両端に外部回路と接続するための電極」は、「Xライン」に備えられた構成であり、「Xライン」を接続すると、「Xライン」に備えられた「両端に外部回路と接続するための電極」も接続される。つまり、刊行物1発明の「両端に外部回路と接続するための電極を備えるXラインが」、「フローテイング電位である一つの配線に接続される」構成は、「両端に外部回路と接続するための電極」を「フローテイング電位である一つの配線に接続」する構成と同等の構成である。また、刊行物1発明には、「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」の距離の記載はない。しかし、刊行物1発明の「外部回路と接続する電極」は、「Xライン」の「両端」に備えられており、「両端に外部回路と接続するための電極」が、アクテイブマトリツクスの外側にあることは明らかである。さらに、刊行物1には、「アクテイブマトリツクスの外側に配線Aがあり」(第2頁左下欄第5?6行)、と記載されている。ここで、「配線A」は刊行物1発明の「一つの配線」に相当するから、刊行物1発明の「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」は、共にアクテイブマトリツクスの外側にあるから、近接している。したがって、刊行物1発明の「両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介して、フローテイング電位である一つの配線に接続される」構成は、本件特許発明の、「前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成に相当しており、また、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は、「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。 (b-2)相違点2-2について刊行物1発明の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成は、MOS型トランジスタとXラインが、電気的に接続されていることを示しているが、前記MOS型トランジスタの端子の数を示すものではない。つまり、「MOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され」る構成は、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子でXラインに接続する構成を示すものではなく、また、「MOS型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成も、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子で前記一つの配線に接続する構成を示すものではない。また、刊行物1の第2図、第3図の記載と、刊行物1の「Xラインに接続される2個のMOS型トランジスタのうち、Xラインに近い方のMOS型トランジスタ・・・のゲートは各Xラインに接続され、・・・一方Xライン・・・から遠い方に接続されているMOS型トランジスタ・・・のゲートはアクテイブマトリツクスの外側に設けられた配線Aに接続されている。」(第2頁左下欄第11行?同右下欄第5行)の記載を考慮しても、「2個のMOS型トランジスタ」が、幾つの端子を備えるか、言い換えると刊行物1発明の「2個のMOS型トランジスタ」が、「2端子」「半導体素子」であると記載されてはいない。さらに、刊行物1発明は、「TFT」で「アクテイブマトリツクス」を構成し、「MOS型トランジスタ」で「保護回路」を構成すると記載されており、「TFT」と「MOS型トランジスタ」とを別の構成要素として区別しているから、保護回路を構成する「MOS型トランジスタ」が、薄膜半導体素子である「TFT」を意味するものであるとは言えない。そして、刊行物1の図面の回路記号が、アクテイブマトリツクスと保護回路で同じ回路記号を用いている点、及び図面の簡単な説明において「T11,T12,・・Tnm・・・アクテイブマトリツクスを構成するトランジスタ TX11,・・TYm2・・保護回路を構成するトランジスタ」(第3頁右上欄第18行?同頁左下欄第2行)と記載されている点を参酌しても、アクテイブマトリツクスを構成するトランジスタと保護回路を構成するトランジスタが、共に電界効果トランジスタであると認められるものの、刊行物1発明の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成が、全体として、2端子薄膜半導体素子を意味するものであると言うことはできない。以上のとおりであるから、本件特許発明の、高圧保護用の素子が「付加薄膜半導体からなる」「2端子薄膜半導体素子」である構成は、刊行物1発明の、2個のMOS型トランジスタからなる保護回路の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成に相当しておらず、実質的に一致しているとは言えない。 (b-3)相違点2-3について上記「(b-2)相違点2-2」で検討したように、刊行物1発明には「2端子薄膜半導体素子」は記載も示唆もされていない。したがって、「2端子薄膜半導体素子」の構成をさらに限定する、本件特許発明の「前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成は、刊行物1発明に記載されておらず、また、2端子薄膜半導体素子を保護素子とすることは、本件特許出願時における当業者の技術常識(当業者に一般的に知られている技術(周知技術、慣用技術を含む)又は経験則から明らかな事項)でもないから、相違点2-3は実質的なものである。 (b-4)相違点2-4について本件特許発明には、「高圧保護用の」「半導体素子」が、どの領域に設けられているかは記載がない。一方、本件特許明細書には、「・・・TFT装置の外部取り出し端子・・・は例えばチップ周辺に位置するが、チップ外周に沿って共通浮遊電極100を設け、外部取り出し端子10,20・・・と共通浮遊電極100の各々の間に2端子素子110,120、・・・を挿入する。」(特許明細書第7頁第10?16行(訂正審決公報第7頁第47?50行))と記載されており、2端子素子が、チップ周辺に位置する外部取り出し端子と、チップ外周に沿って設けられた共通浮遊電極の間に挿入されていることが記載されている。これらの記載と共に、本件特許明細書の第2図を検討すると、2端子素子はチップ周辺に位置することは明らかである。ここで、本件特許明細書には、「端子10に印加された静電気は、2端子素子110、共通電極100、2端子素子120・・・を経て端子20・・・に放電し、・・・保護する。」(特許明細書第7頁第16?20行(訂正審決公報第7頁第50?第8頁第1行))と記載されており、本件特許明細書中の「2端子素子」は、本件特許発明の「高圧保護用の」「半導体素子」に相当する。したがって、本件特許発明は、「薄膜トランジスタ装置」の周辺領域で「高圧保護用の」「半導体素子」を備えることをも含んでいるから、刊行物1発明が、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」る点は、実質的な相違点ではない。よって、相違点2は、実質的なものであって、刊行物1発明及び周知技術から当業者が容易に成し得たものともいえない。 (c)相違点3について相違点3は、本件特許発明の「2端子薄膜半導体素子」の構成に係る相違点である。上記「(b-2)相違点2-2について」で検討したように、刊行物1発明には、本件特許発明の「2端子薄膜半導体素子」に相当する構成は記載も示唆もされていない。したがって、刊行物1発明には、本件特許発明の「2端子薄膜半導体素子」の構造を更に特定する、相違点2-2及び相違点3に対応する構成である、本件特許発明の2端子薄膜半導体素子は「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備える点は、記載も示唆もされていない。さらに、刊行物3の「第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は50?100Ω/□となる。」(第2頁右下欄第4?10行)の記載から導き出される「ゲート11を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における当業者の技術常識(当業者に一般的に知られている技術(周知技術、慣用技術を含む)又は経験則から明らかな事項)であるとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」こと、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、上記刊行物3に記載されるゲートを形成すると同時に抵抗器を作り込む技術的事項とは相違しており、刊行物1に記載されているに等しい事項であるとはいえない。さらに、仮に、アクテイブマトリツクスを構成する要素である同一機能で同一構造のTFTを同時に形成することが技術常識であるとしても、刊行物1発明の「アクテイブマトリツクス」を構成する「TFT」と、「保護回路」を構成する「MOS型トランジスタ」を同時に形成すること、即ち、「アクテイブマトリツクス」を構成する「TFT」と、機能も構造も相違している「保護回路」を構成する「MOS型トランジスタ」を同時に形成することまで技術常識であるとする根拠は何も示されていない。したがって、本件特許発明における「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」点は、刊行物1に記載されているに等しい事項(記載されている事項から本件特許出願時における技術常識を参酌することにより導き出せるもの)とはいえない。以上のとおりであるから、本件特許発明と刊行物1発明は、上記相違点2及び上記相違点3の点で実質的に相違しており、本件特許発明は、刊行物1発明ではないから、特許法第29条第1項第3号には該当しない。 (2-2)刊行物2発明との対比・検討 (2-2-1)対比本件特許発明と刊行物2発明とを対比する。 (a)刊行物2発明の「TFTを構成要素とする半導体集積回路装置」、「複数の入力端子」は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当する。 (b)刊行物2発明の「保護回路用TFT」は、TFTが、Thin Film Transistor の略語であるから、薄膜半導体を有していることは明らかであり、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。 (c)刊行物2発明には、本件特許発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし刊行物2発明の「TFTを構成要素とする半導体集積回路装置」の「TFT」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかであるから、刊行物2発明も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を実質的に備える。よって、本件特許発明と刊行物2発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、付加薄膜半導体からなる高圧保護用の薄膜半導体素子を備えることを特徴とする薄膜トランジスタ装置。」である点で一致し、以下の点で相違する。 (2-2-2)相違点 (a)相違点1 本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、刊行物2発明は、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備えた「半導体集積回路装置」である点。 (b)相違点2 本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の2端子薄膜半導体素子に接続されており、前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物2発明は、「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)がそれぞれ接続され、前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続され」る構成を備える点。 (c)相違点3 本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、刊行物2発明は、上記構成を備えていない点。 (2-2-3)判断上記各相違点について検討する。 (a)相違点1について上記「(2-2)刊行物2発明との対比・検討 (2-2-1)対比」の「(a)」「(c)」で検討したように、刊行物2発明の「TFTを構成要素とする半導体集積回路装置」、「複数の入力端子」を備える点は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数有する」点に相当し、刊行物2発明の「TFT」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかである。したがって、刊行物2発明が、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備える点は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、この点は、実質的な相違点ではない。 (b)相違点2について相違点2は、以下のように区分けして検討する。本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成を備えるのに対して、刊行物2発明は「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)がそれぞれ接続され」る構成を備える点(相違点2-1)と、本件特許発明は、高圧保護用の「2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、刊行物2発明は「前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続され」る構成を備える点(相違点2-2)に区分することができる。 (b-1)相違点2-1について上記「(2-2)刊行物2発明との対比・検討 (2-2-1)対比」の「(b)」で検討したように、刊行物2発明の「保護回路用TFT」は、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。また、「GND電位」は、接地電位を意味しているから、刊行物2発明の「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間」は、入力端子と共通接地電位となる電源配線の間を意味している。ここで、本件特許明細書には、「・・・共通接地端子がある場合には、この端子を共通浮遊電極と同様に利用することができる。」(特許明細書第8頁第7?9行(訂正審決公報第9頁第5?6行))と記載されており、本件特許発明の「共通浮遊」電極には、「共通接地」端子が含まれる。さらに、刊行物2発明には、「共通接地」端子を備えるとの記載はない。しかし、「共通GND電位(VSS)となる電源配線(1)」の「GND電位」は、外部から与えられる電位であり、外部から電位を与える部分に端子、言い換えると、共通接地端子を備えることは当業者にとって自明な事項である。したがって、刊行物2発明の「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)が接続され」る構成は、実質的に本件特許発明の「前記外部取り出し端子間」「の間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成に相当しており、また、本件特許発明の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。 (b-2)相違点2-2について刊行物2発明には、「保護回路用TFT(T2)」の具体的な構成は記載されていないが、薄膜半導体の表面にゲート絶縁膜を介して設けられたゲート電極を備えるTFTの構成は、通常の構成である。また、刊行物2発明の「前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続され」る構成は、刊行物2の第4図に示されるように、「保護回路用TFT(T2)」が「入力端子」と「前記電源配線(1)」に、それぞれ1箇所で接続される構成であるから、刊行物2発明の「保護回路用TFT(T2)」が、「2端子薄膜半導体素子」であることは当業者にとって明らかである。しかし、刊行物2発明には、「保護回路用TFT(T2)」が、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成されるとの記載はなく、さらに、刊行物2の第1図ないし第3図を検討しても、第1図ないし第3図は回路図であるから、具体的な素子配置は示されていない。そして、「保護回路用TFT」を、「半導体集積回路装置」を形成する「絶縁基板上」に形成することが、本件特許出願時における周知技術であるとする根拠はないから、相違点2-2は実質的なものである。 (c)相違点3について刊行物2には、「保護回路用TFT」の具体的な構造は記載されておらず、「保護回路用TFT」の構造として、「薄膜半導体」、「ゲート絶縁膜」、「ゲート電極」を備えることが通常の構成であるとしても、本件特許発明の「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極、ゲート絶縁膜、半導体薄膜」と、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極」、「前記付加ゲート絶縁膜」、「前記付加薄膜半導体」の材料や厚みを実質的に同じとする構成は何ら記載されていない。さらに、刊行物3の「第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は50?100Ω/□となる。」(第2頁右下欄第4?10行)の記載から導き出される「ゲート11を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における当業者の技術常識(当業者に一般的に知られている技術(周知技術、慣用技術を含む)又は経験則から明らかな事項)であるとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、上記刊行物3に記載されるゲートを形成すると同時に抵抗器を作り込む技術的事項とは相違しており、刊行物2に記載されているに等しい事項であるとはいえない。また、仮に、アクティブマトリツクスの表示用の同一機能で同一構造のTFTを同時に形成することが技術常識であるとしても、刊行物2発明の「半導体集積回路装置」を構成する「TFT」と、「保護回路用TFT」を同時に形成すること、即ち、「半導体集積回路装置」を構成する「TFT」と、機能も構造も相違している「保護回路用TFT」を同時に形成することまで技術常識であるとする根拠は何も示されていない。したがって、本件特許発明における「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」点は、刊行物2に記載されているに等しい事項とはいえない。以上の通りであるから、相違点2及び相違点3は、実質的なものであり、本件特許発明は刊行物2発明ではないから、特許法第29条第1項第3号には該当しない。 (3)本件特許発明が特許法第29条第2項の規定に違反するか否かの判断 (3-1)刊行物1発明との対比・検討 (3-1-1)対比本件特許発明1と刊行物1発明を対比すると、「(2)本件特許発明が特許法第29条第1項第3号に該当するか否かの判断」「(2-1)刊行物1発明との対比・検討 (2-1-1)対比」において検討したとおり、両者は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、前記端子と共通浮遊電極との間には、その一か所が、高圧保護用の半導体素子で接続されていることを特徴とする薄膜トランジスタ装置。」である点で一致し、以下の点で相違する。 (3-1-2)相違点 (a)相違点1 本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、刊行物1発明は、「絶縁基板上に形成されるTFTで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXライン」を備えた「半導体装置」である点。 (b)相違点2 本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の2端子薄膜半導体素子に接続されており、前記2端子薄膜半導体素子は、前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物1発明は、「前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を備える点。 (c)相違点3 本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、刊行物1発明は、上記構成を備えていない点。 (3-1-3)判断上記各相違点について検討する。 (a)相違点1について上記「(2-1)刊行物1発明との対比・検討 (2-2-1)対比」の「(a)」ないし「(c)」で検討したように、刊行物1発明の「TFTで構成されるアクテイブマトリツクス」、「Xライン」の「両端に外部回路と接続するための電極」を備えることは、それぞれ、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当し、また、刊行物1発明の「TFT」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかである。また、本件特許発明には、「複数個」の「外部取り出し端子」が周辺領域に設けられることは記載されていない。しかし、本件特許明細書には、「・・・TFT装置の外部取り出し端子・・・は例えばチップ周辺に位置するが・・・」(特許明細書第7頁第10?12行(訂正審決公報第7頁第47?48行))と記載されており、本件特許発明の外部取り出し端子が、チップ周辺、すなわち、周辺領域に設けられることも含むのは明らかである。さらに、刊行物1には「各Xライン・・・は、第1図で明らかなように各TFTのゲートに接続されている。」(第2頁左上欄第12?15行)と記載されており、刊行物1発明が備える「Xライン」は、「外部回路と接続するための電極」とアクテイブマトリツクスを構成するTFTの間に設けられた配線である。本件特許発明には、「外部取り出し端子」に接続する配線について記載されていないが、本件特許発明の「外部取り出し端子」は、「薄膜トランジスタ装置」の薄膜トランジスタと、配線、言い換えると刊行物1発明の「Xライン」に相当する構成により接続されていることは当業者にとって明らかである。したがって、刊行物1発明の「絶縁基板上に形成されるTFTで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるXライン」を備えた「半導体装置」は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、相違点1は、実質的なものではない。 (b)相違点2について相違点2は、以下のように区分けして検討する。本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成を備えるのに対して、刊行物1発明は「両側に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路」を備える点(相違点2-1)と、本件特許発明は、高圧保護用の素子が「付加薄膜半導体からなる」「2端子薄膜半導体素子」であるのに対して、刊行物1発明では、2個のMOS型トランジスタからなる保護回路が「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」点(相違点2-2)と、本件特許発明は、「前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物1発明は上記構成を備えていない点(相違点2-3)と、刊行物1発明は、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」るのに対して、本件特許発明は上記構成を備えていない点(相違点2-4)とに区分できる。 (b-1)相違点2-1について上記「(2-1)刊行物1発明との対比・検討 (2-2-1)対比」の「(b)」及び「(d)」で検討したように、刊行物1発明の「外部回路と接続するための電極」、「フローテイング電位である一つの配線」は、それぞれ、本件特許発明の「外部取り出し端子」、「共通浮遊電極」に相当する。刊行物1発明の「両端に外部回路と接続するための電極」は、「Xライン」に備えられた構成であり、「Xライン」を接続すると、「Xライン」に備えられた「両端に外部回路と接続するための電極」も接続される。つまり、刊行物1発明の「両端に外部回路と接続するための電極を備えるXラインが」、「フローテイング電位である一つの配線に接続される」構成は、「両端に外部回路と接続するための電極」を「フローテイング電位である一つの配線に接続」する構成と同等の構成である。また、刊行物1発明には、「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」の距離の記載はない。しかし、刊行物1発明の「外部回路と接続する電極」は、「Xライン」の「両端」に備えられており、「両端に外部回路と接続するための電極」が、アクテイブマトリツクスの外側であることは明らかである。さらに、刊行物1には、「アクテイブマトリツクスの外側に配線Aがあり」(第2頁左下欄第5?6行)、と記載されている。ここで、「配線A」は刊行物1発明の「一つの配線」に相当するから、刊行物1発明の「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」は、共にアクテイブマトリツクスの外側にあるから、近接している。したがって、刊行物1発明の「両端に外部回路と接続するための電極を備えるXラインが、直列に接続された2個のMOS型トランジスタを介して、フローテイング電位である一つの配線に接続される」構成は、本件特許発明の、「前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成に相当しており、また、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は、「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。 (b-2)相違点2-2について刊行物1発明の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成は、MOS型トランジスタとXラインが、電気的に接続されていることを示しているが、前記MOS型トランジスタの端子の数を示すものではない。つまり、「MOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され」る構成は、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子でXラインに接続する構成を示すものではなく、また、「MOS型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成も電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子で前記一つの配線に接続する構成を示すものではない。また、刊行物1の第2図及び第3図の記載と、刊行物1の「Xラインに接続される2個のMOS型トランジスタのうちXラインに近い方のMOS形トランジスタ・・・のゲートは各Xラインに接続され、・・・一方Xライン・・・から遠い方に接続されているMOS型トランジスタ・・・のゲートはアクテイブマトリツクスの外側に設けられた配線Aに接続されている。」(第2頁左下欄第11行?同右下欄第5行)の記載を共に検討しても、「2個のMOS型トランジスタ」が、幾つの端子を備えるか、言い換えると刊行物1発明の「2個のMOS型トランジスタ」が、「2端子」「半導体素子」であると記載されてはいないさらに、刊行物1発明は、「TFT」で「アクテイブマトリツクス」を構成し、「MOS型トランジスタ」で「保護回路」を構成と記載されており、「TFT」と「MOS型トランジスタ」とを別の構成として使い分けているから、保護回路を構成する「MOS型トランジスタ」が、薄膜半導体素子である「TFT」を示すとはいえない。そして、刊行物1の図面の回路記号が、アクテイブマトリツクスと保護回路で同じ回路記号を用いている点、及び図面の簡単な説明において「T11,T12,・・Tnm・・・アクテイブマトリツクスを構成するトランジスタ TX11,・・TYm2・・保護回路を構成するトランジスタ」(第3頁右上欄第18行?同頁左下欄第2行)と記載されている点を参酌しても、アクテイブマトリツクスを構成するトランジスタと保護回路を構成するトランジスタが、共に電界効果トランジスタであると認められるものの、刊行物1発明の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成が、全体として、2端子薄膜半導体素子を意味するものであると言うことはできない。さらに、保護回路の構成を「付加薄膜半導体からなる」「2端子薄膜半導体素子」とすることが、周知技術であるとする根拠はない。また、刊行物3には、保護回路として抵抗器が記載されているものの、刊行物3の保護回路は、「ソース線は3、ゲート線は4、MOS型トランジスターが2であり、ソース線3の外部へ抵抗器15を接続し又ゲート線4の外部へ抵抗器14を接続する。」(第2頁左下欄第13?16行)とあるように、一つの配線中に設ける保護回路であって、外部電極と接続するための電極を備えた配線とフローテイング電位である配線との間に設ける保護回路を示すものではないから、刊行物1発明の2個のMOS形トランジスタで構成される保護回路にかえて、刊行物3に記載された保護回路の技術を適用する動機付けは存在しない。したがって、刊行物1発明の、2個のMOS型トランジスタからなる保護回路の「前記2個のMOS型トランジスタのうち、前記Xラインに近い方のMOS型トランジスタのゲートはソース又はドレインと共に前記Xラインに接続され、前記Xラインより遠い方のMOS型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を、本件特許発明の備える構成である「付加薄膜半導体からなる2端子薄膜半導体素子」とすることは、当業者にとって容易であるとはいえない。 (b-3)相違点2-3について上記「(b-2)相違点2-2」で検討したように、刊行物1発明の保護回路を「2端子薄膜半導体素子」とすることは、当業者にとって容易に成し得たものとはいえないから、刊行物1発明の保護素子の構成を、「2端子薄膜半導体素子」の構成をさらに限定する、本件特許発明の「前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成とすることは、当業者にとって容易に成し得たものとはいえない。 (b-4)相違点2-4について本件特許発明には、「高圧保護用の」「半導体素子」が、どの領域に設けられているかは記載がない。一方、本件特許明細書には、「・・・TFT装置の外部取り出し端子・・・は例えばチップ周辺に位置するが、チップ外周に沿って共通浮遊電極100を設け、外部取り出し端子10,20・・・と共通浮遊電極100の各々の間に2端子素子110,120、・・・を挿入する。」(本件特許明細書第7頁第10?16行(訂正審決公報第7頁第47?50行))と記載されており、2端子素子が、チップ周辺に位置する外部取り出し端子と、チップ外周に沿って設けられた共通浮遊電極の間に挿入されていることが記載されている。これらの記載と共に、本件特許明細書の第2図を検討すると、2端子素子はチップ周辺に位置することは明らかである。ここで、本件特許明細書には、「端子10に印加された静電気は、2端子素子110、共通電極100、2端子素子120・・・を経て端子20・・・に放電し、・・・保護する。」(特許明細書第7頁第16?20行(訂正審決公報第7頁第50?第8頁第1行))と記載されており、本件特許明細書中の「2端子素子」は、本件特許発明の「高圧保護用の」「半導体素子」に相当する。したがって、本件特許発明は、「薄膜トランジスタ装置」の周辺領域で「高圧保護用の」「半導体素子」を備えることをも含んでいるから、刊行物1発明が、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」る点は、実質的な相違点ではない。よって、相違点2は、刊行物1発明及び周知技術に基づいて当業者が容易に成し得たものではない。 (c)相違点3について相違点3は、本件特許発明の「2端子薄膜半導体素子」の構成に係る相違点である。上記「(b-2)相違点2-2について」で検討したように、刊行物1発明の保護回路を、本件特許発明の「2端子薄膜半導体素子」に相当する構成とすることは、当業者にとって容易に成し得たものとはいえない。したがって、刊行物1発明が、本件特許発明の「2端子薄膜半導体素子」の構造を更に特定する、相違点2-2及び相違点3に対応する構成である、本件特許発明の2端子薄膜半導体素子は、「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備える点は、当業者にとって容易に成し得たものとはいえない。さらに、刊行物3を検討しても、刊行物3には「第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は50?100Ω/□となる。」(第2頁右下欄第4?10行)の記載から導き出される「ゲート11を形成するのと同時に抵抗器を作り込む」ことが記載されているだけであるから、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」こと、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは記載も示唆もされていない。仮に、アクテイブマトリツクスを構成する要素である同一機能で同一構造のTFTを同時に形成することが周知技術であるとしても、刊行物1発明の「アクテイブマトリツクス」を構成する「TFT」と、「保護回路」を構成する「MOS型トランジスタ」を同時に形成すること、即ち、「アクテイブマトリツクス」を構成する「TFT」と、機能も構造も相違している「保護回路」を構成する「MOS型トランジスタ」を同時に形成することまで周知技術であるとする根拠は何も示されていない。よって、相違点3は、刊行物1に記載された発明及び周知技術に基づいて当業者が容易に成し得たものとはいえない。 (3-2)刊行物2発明との対比・検討 (3-2-1)対比本件特許発明と刊行物2発明を対比すると、「(2)本件特許発明が特許法第29条第1項第3号に該当するか否かの判断」「(2-2)刊行物2発明との対比・検討」「(2-2-1)対比」において検討したとおり、両者は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、付加薄膜半導体からなる高圧保護用の薄膜半導体素子を備えることを特徴とする薄膜トランジスタ装置。」である点で一致し、以下の点で相違する。 (3-2-2)相違点 (a)相違点1 本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、刊行物2発明は、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備えた「半導体集積回路装置」である点。 (b)相違点2 本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の2端子薄膜半導体素子に接続されており、前記2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、刊行物2発明は、「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)がそれぞれ接続され、前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続され」る構成を備える点。 (c)相違点3 本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、刊行物2発明は、上記構成を備えていない点。 (3-2-3)判断上記各相違点について検討する。 (a)相違点1について上記「(2-2)刊行物2発明との対比・検討 (2-2-1)対比」の「(a)」「(c)」で検討したように、刊行物2発明の「TFTを構成要素とする半導体集積回路装置」、「複数の入力端子」を備える点は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数有する」点に相当し、刊行物2発明の「TFT」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかである。したがって、刊行物2発明が、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備える点は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、この点は、実質的な相違点ではない。 (b)相違点2について相違点2は、以下のように区分けして検討する。本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成を備えるのに対して、刊行物2発明は「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)がそれぞれ接続され」る構成を備える点(相違点2-1)と、本件特許発明は、高圧保護用の「2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、刊行物2発明は「前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの前記入力端子に接続されない前記ソース又は前記ドレインはゲートと共に前記電源配線(1)に接続され」る構成を備える点(相違点2-2)に区分することができる。 (b-1)相違点2-1について上記「(2-2)刊行物2発明との対比・検討 (2-2-1)対比」の「(b)」で検討したように、刊行物2発明の「保護回路用TFT」は、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。また、「GND電位」は、接地電位を意味しているから、刊行物2発明の「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間」は、入力端子と共通接地電位となる電源配線の間を意味している。ここで、本件特許明細書には、「・・・共通接地端子がある場合には、この端子を共通浮遊電極と同様に利用することができる。」(特許明細書第8頁第7?9行(訂正審決公報第9頁第5?6行))と記載されており、本件特許発明の「共通浮遊」電極には、「共通接地」端子が含まれる。さらに、刊行物2発明には、「共通接地」端子を備えるとの記載はない。しかし、「共通GND電位(VSS)となる電源配線(1)」の「GND電位」は、外部から与えられる電位であり、外部から電位を与える部分に端子、言い換えると、共通接地端子を備えることは当業者にとって自明な事項である。したがって、刊行物2発明の「複数の入力端子と共通GND電位(VSS)となる電源配線(1)の間に保護回路用TFT(T2)が接続され」る構成は、実質的に本件特許発明の「前記外部取り出し端子間」「の間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成に相当しており、また、本件特許発明の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。 (b-2)相違点2-2について刊行物2発明は「前記保護回路用TFT(T2)」の具体的な構成は記載されていないが、薄膜半導体の表面にゲート絶縁膜を介して設けられたゲート電極を備えるTFTの構成は、通常の構成である。また、刊行物2発明の「前記保護回路用TFT(T2)のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用TFTの他方のソース又はドレインはゲートと共に前記電源配線(1)に接続され」る構成は、刊行物2の第4図に示されるように、「保護回路用TFT(T2)」が「入力端子」と「前記電源配線(1)」に、それぞれ1箇所で接続される構成であるから、刊行物2発明の「保護回路用TFT(T2)」が、「2端子薄膜半導体素子」であることは当業者にとって明らかである。しかし、刊行物2発明には、「保護回路用TFT(T2)」が、「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成されるとの記載はなく、さらに、刊行物2の第1図ないし第3図を検討しても、第1図ないし第3図は回路図であるから、具体的な素子配置は示されていない。また、「保護回路用TFT」を、「半導体集積回路装置」を形成する「絶縁基板上」に形成することが、本件特許出願時における周知技術であるとする根拠はない。したがって、本件特許発明が、高圧保護用の「2端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備える点は、刊行物2に記載された発明及び周知技術に基づいて、当業者が容易に想到し得たものであるとはいえない。以上のとおりであるから、相違点2は、刊行物2に記載された発明及び周知技術に基づいて当業者が容易に想到したものであるとはいえない。相違点3について刊行物2には、「保護回路用TFT」の具体的な構成は記載されておらず、「保護回路用TFT」の構成として、「薄膜半導体」、「ゲート絶縁膜」、「ゲート電極」を備えることが通常の構成であるとしても、本件特許発明の「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極、ゲート絶縁膜、半導体薄膜」と、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極」、「前記付加ゲート絶縁膜」、「前記付加薄膜半導体」の材料や厚みを実質的に同じとする構成は何ら記載されていない。さらに、刊行物3の「第2図のゲート11を形成するのと同時に第4図の15の位置に抵抗器を作り込む。11のゲート材料が多結晶シリコンの場合1000度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は50?100Ω/□となる。」(第2頁右下欄第4?10行)の記載から導き出される「ゲート11を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における周知技術を示しているとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことが、周知技術とする根拠は何ら示されていない。また、仮に、アクティブマトリックスの表示用の同一機能で同一構造のTFTを同時に形成することが周知技術であるとしても、刊行物2発明の「半導体集積回路装置」を構成する「TFT」と、「保護回路用TFT」を同時に形成すること、即ち、「半導体集積回路装置」を構成する「TFT」と、機能も構造も相違している「保護回路用TFT」を同時に形成することまで、周知技術とする根拠は何も示されていない。したがって、相違点3は、刊行物2に記載された発明及び周知技術に基づいて当業者が容易に成し得たものということはできない。 (3-3)刊行物1発明と刊行物2発明の組合せ仮に、刊行物1発明と刊行物2発明を組み合わせたとしても、刊行物2発明には、「保護回路用TFT」は記載されているものの、「保護回路用TFT(T2)」を「絶縁基板上に形成されるTFTを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成することは、刊行物1発明及び刊行物2発明のいずれにも記載はない。さらに、「保護回路用TFT」の構造として、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、刊行物1発明及び刊行物2発明のいずれにも記載も示唆もされていない。そして、本件特許発明は、「高圧保護用の2端子薄膜半導体素子」を備え、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の2端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えることによって、特許明細書に記載される「TFT装置の特に実装工程における静電破壊をなくせるので最終的な歩溜まりが向上し、コスト低減に役立つ。また、静電気対策のために特に製造工程の増加がないことも他の利点である。」(特許明細書第11頁第13?17行(訂正審決公報第第8頁第38?41行))という顕著な効果を奏するものである。以上のとおりであるから、本件特許発明は、刊行物1、刊行物2及び刊行物3に記載された発明、並びに周知技術に基づいて当業者が容易に発明をすることができたものではない。 6.むすび以上のとおりであるから、請求人の主張する理由及び提出した証拠方法によっては本件特許の請求の範囲第1項に記載された発明についての特許を無効にすることはできない。審判に関する費用については、特許法第169条第2項の規定で準用する民事訴訟法第61条の規定により、請求人が負担すべきものとする。よって、結論のとおり審決する。
審決日	2006-07-13
出願番号	特願昭59-200886
審決分類	P 1 123・ 121- Y (H01L) P 1 123・ 113- Y (H01L)
最終処分	不成立
前審関与審査官	内野春喜、河本充雄
特許庁審判長	松本邦夫
特許庁審判官	今井拓也河合章
登録日	1996-03-19
登録番号	特許第2027929号(P2027929)
発明の名称	薄膜トランジスタ装置
代理人	光石俊郎
代理人	高橋雄一郎
代理人	鈴木光彌
代理人	林佳輔
代理人	松尾憲一郎
代理人	田中康幸
代理人	光石忠敬
代理人	松元洋
代理人	小林武

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