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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03H
管理番号 1147861
審判番号 不服2004-9108  
総通号数 85 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1997-05-02 
種別 拒絶査定不服の審決 
審判請求日 2004-04-30 
確定日 2006-11-30 
事件の表示 平成7年特許願第265831号「固定小数点方式の無限インパルス応答形デジタルフィルタ」拒絶査定不服審判事件〔平成9年5月2日出願公開、特開平9-116387〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯・本願発明
本願は、平成7年10月13日の出願であって、平成16年3月24日付けで拒絶査定がなされ、これに対し、同年4月30日に拒絶査定に対する審判請求がなされるとともに、同年5月24日付けで手続補正がなされたものである。

2 平成16年5月24日付けの手続補正(以下、「本件補正」という。)についての補正却下の決定
[補正却下の決定の結論]平成16年5月24日付けの手続補正を却下する。
[理由]本件補正により、特許請求の範囲の請求項1は、
「【請求項1】正負の値のデジタル信号である入力信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、
前記加算手段から出力される信号を単位遅延して出力信号として出力する単位遅延手段とを備えた固定小数点方式の無限インパルス応答形デジタルフィルタにおいて、
前記単位遅延手段から出力される出力信号を直接フィードバックして前記加算手段に第1の別の信号として入力する1つの第1のフィードバックループ部と、
前記単位遅延手段から出力される出力信号に対して、0以上の整数nを用いて2-n又は-2-nの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算手段に第2の別の信号として入力する1つの係数器からなる第2のフィードバックループ部と、
前記第2のフィードバックループ部から出力される信号を反転して前記加算手段に入力することにより減算する場合に用いられる符号反転部とを備え、
前記係数器の乗算はデジタル信号を右方向へnビットだけ算術シフトさせ、当該算術シフト前の前記デジタル信号における最下位側nビットを切り捨てるシフト手段により実現し、
前記出力信号が正の値であってかつ前記入力信号が正の値から0になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は0となり、前記出力信号は、上記係数器の伝達関数の係数に応じた0でない所定値で一定となるように動作することを特徴とする固定小数点方式の無限インパルス応答形デジタルフィルタ。」と補正された。
なお、上記請求項1に係る発明の「前記第2のフィードバックループ部」は、請求項1の記載では、「前記第2のフィードバック部」となっているが、その前段の「第2のフィードバックループ部」との記載との対応からみて、「前記第2のフィードバック部」は「前記第2のフィードバックループ部」の誤記と認め、本願の請求項1に係る発明を上記のように認定した。
上記補正は、請求項1に記載された発明を特定するために必要な事項である「無限インパルス応答形デジタルフィルタ」について「前記出力信号が正の値であってかつ前記入力信号が正の値から0になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は0となり、前記出力信号は、上記係数器の伝達関数の係数に応じた0でない所定値で一定となるように動作する」との限定を付加するものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の前記請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。

(1)引用刊行物記載の発明
これに対して、原査定の拒絶の理由に引用された、本願の出願の日前である平成4年11月27日に頒布された「特開平4-340804号公報」(以下、「引用例」という。)には、図面とともに、次の事項が記載されている。
(1) 「【請求項1】一定周期で入力される信号Unと前回入力信号Un-1を加算し信号Un+Un-1を出力する加算器と、信号Un+Un-1を所望桁数位下げし信号2-P・(Un+Un-1)を出力するシフトレジスタと、前回出力信号Un-1から前回出力信号Yn-1を所望桁数位下げし信号2-Q・Yn-1を減算し、信号Yn-1-2-Q・Yn-1を出力する演算器と、信号2-P・(Un+Un-1)と信号Yn-1-2-Q・Yn-1とを加算し今回の出力信号Yn=2-P(Un+Un-1)+Yn-1-2-Q・Yn-1を生成する加算器とよりなるローパスフィルタ。
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ディジタル制御装置に適用されるローパスフィルタに関する。」
(2) 「【0029】
【作用】本発明では、従来、A=1/(α+1)(ただし、α=2/ωo Tとする)としている定数Aは、A=1/2P(ただし、Pは自然数とする)になるよう設定し、周期Tは、A=1/(α+1)を下記(8)式と下記(9)式と下記(10)式と下記(11)式と下記(12)式に示すように変形し得られる下記(12)式に従い、所望の特性周波数ωoと設定した定数A=1/2Pから設定する。
A=1/(α+1) ・・・(8)
1/A=(α+1) ・・・(9)
2P=(2/ωoT)+1 ・・・(10)
2P-1=2/ωoT ・・・(11)
T=2/ωo・(2P-1) ・・・(12)
【0030】また、従来、B=(α-1)/(α+1)(ただし、α=2/ωo Tとする)としている定数Bは、下記(13)式と下記(14)式と下記(15)式と下記(16)式とに示すように変形し得られる下記(16)式、すなわち、B=1-2・Aであるので、設定した定数A=1/2Pから、B=1-(1/2Q)(ただし、Q=P-1とする)に設定する。
B=(α-1)/(α+1) ・・・(13)
=(α+1-2)/(α+1) ・・・(14)
=1-[2/(α+1)] ・・・(15)
=1-2・A ・・・(16)
【0031】2進化数値形式において、定数1/2Pと変数xの乗算は、変数xの位取りを桁数Pだけ下げるシフトレジスタで、演算可能であり、同様に、2進化数値形式において、定数1/2Qと変数yの乗算は、変数yの位取りを桁数Qだけ下げるシフトレジスタで、演算可能である。
【0032】定数[1-1/2Q]と変数yの乗算は、(1-1/2Q)・y=y-(1/2Q・y)であるので、[1/2Q・y]を演算するシフトレジスタと、yから[1/2Q・y]を減算する差動器とで演算可能である。
【0033】よって、本発明では、従来、乗算器cを使用している代わりに、加算器bから加算結果bが出力される都度、加算結果bを2進化数値形式で入力し、2進化数値形式において、加算結果bを設定される桁数Pだけ位取りを下げ、位取りを下げたシフト結果cを2進化数値形式で出力することを繰返すシフトレジスタcを使用し、従来、乗算器eを使用している代わりに、遅延器fから遅延出力信号が出力される都度、遅延出力信号を2進化数値形式で入力し、かつ、下記シフトレジスタeから、下記シフト結果eが出力される都度、シフト結果eを減算し、差動結果を2進化数値形式で出力することを繰返す差動器eと、遅延器fから遅延出力信号が出力される都度、遅延出力信号を2進化数値形式で入力し、2進化数値形式において、遅延出力信号を設定される桁数Qだけ位取りを下げ、位取りを下げたシフト結果eを2進化数値形式で出力することを繰返すシフトレジスタeを使用することによって、従来と同じローパスフィルタの機能が得られる。
【0034】
【実施例】以下、図面を参照して本発明の一実施例に係るローパスフィルタについて説明する。
【0035】本発明に係るローパスフィルタは、図1に示すように遅延器a1、加算器b2、シフトレジスタc8、加算器d4、差動器e10及びシフトレジスタe9からなる演算器11、遅延器f6、タイマ7、とで構成される。すなわち、一定周期で入力される信号Unと前回入力信号Un-1を加算器b2により加算して信号Un+Un-1を得る。この信号Un+Un-1をシフトレジスタc8に出力し、所望桁数位下げして信号2-P・(Un+Un-1)を得る。また、演算器11により前回出力信号Un-1から前回出力信号Yn-1を所望桁数位下げし信号2-Q・Yn-1を減算し、信号Yn-1-2-Q・Yn-1を得る。そして、シフトレジスタc8から出力される信号2-P・(Un+Un-1)と演算器11から出力される信号Yn-1-2-Q・Yn-1とを加算器d4により加算し、今回の出力信号Yn=2-P(Un+Un-1)+Yn-1-2-Q・Yn-1を生成する。以下、各部の詳細について説明する。
【0036】上記タイマ7は、周期Tが設定可能で、従来と同様に遅延器a1と加算器b2とシフトレジスタc8と加算器d4と差動器e10とシフトレジスタe9と遅延器f6が設定される周期Tで同期し繰り返し動作するように、遅延器a1と加算器b2と遅延器f6に同期タイミングを上記周期Tで繰返し指示するものとする。
【0037】遅延器a1は、従来のものと同じものを使用し、上記同期タイミングが指示される都度、1周期前に同期タイミングが指示された際に、1周期前の入力信号に入力し記憶した(あるいは記憶し直した)記憶を読出し、1周期前の入力信号と同じ遅延入力信号[Un-1]を2進化数値形式で出力し、入力信号[Un]を2進化数値形式で入力し、記憶する(あるいは記憶し直す)ことを繰返すものとする。
【0038】加算器b2は、従来のものと同じものを使用し、上記同期タイミングが指示される都度、入力信号[Un]を2進化数値形式出入力し、かつ、遅延器a1から遅延入力信号[Un-1]が出力される都度、遅延入力信号[Un-1]を2進化数値形式で入力し、上記入力信号[Un]と遅延入力信号[Un-1]を加算し、加算結果[Un+Un-1]を2進化数値形式で出力することを繰返すものとする。
【0039】シフトレジスタc8は、加算器b2から加算結果[Un+Un-1]が出力される都度、加算結果[Un+Un-1]を2進化数値形式で入力し、2進化数値形式において、加算結果[Un+Un-1]を、設定される桁数Pだけ位取りを下げ、位取りを下げたシフト結果[(1/2P)・(Un+Un-1)]を2進化数値形式で出力することを繰返すものとする。
【0040】加算器d4は、従来と同じものを使用し、シフトレジスタc8からシフト結果[(1/2P)・(Un+Un-1)]が出力される都度、シフト結果[(1/2P)・(Un+Un-1)]を2進化数値形式で入力し、かつ、差動器e10から差動結果[Yn-1-(1/2Q)・Yn-1]が出力される都度、差動結果[Yn-1-(1/2Q)・Yn-1]を2進化数値形式で入力し、シフト結果[1/2P・(Un+Un-1)]と差動結果[Yn-1-(1/2Q)Yn-1]を加算し、加算結果[(1/2P)・(Un+Un-1)+(Yn-1-(1/2Q)・Yn-1 )]を2進化数値形式で出力信号[Yn]に出力することを繰返すものとする。
【0041】差動器e10は、遅延器f6から遅延出力信号[Yn-1]が出力される都度、遅延出力信号[Yn-1]を2進化数値形式で入力し、かつ、シフトレジスタe9からシフト結果[1/2Q・Yn-1]が出力される都度、シフト結果[1/2Q・Yn-1]を2進化数値形式で入力し、遅延出力信号[Yn-1]からシフト結果[(1/2Q)・Yn-1 ]を減算し、差動結果[Yn-1-(1/2Q)・Yn-1]を2進化数値形式で出力することを繰返すものとする。
【0042】シフトレジスタe9は、遅延器f6から遅延出力信号[Yn-1]が出力される都度、遅延出力信号[Yn-1]を2進化数値形式で入力し、2進化数値形式において、遅延出力信号[Yn-1]を、設定される桁数Qだけ位取りを下げ、位取りを下げたシフト結果[1/2Q・Yn-1]を2進化数値形式で出力することを繰返すものとする。
【0043】遅延器f6は、従来のものと同じものを使用し、上記同期タイミングが指示され、かつ、加算器d4から1周期前の出力信号が出力された際に、入力し記憶した(あるいは記憶し直した)記憶を読出し、1周期前の入力信号と同じ遅延出力信号[Yn-1]を2進化数値形式で出力し、上記同期タイミングが指示され、かつ、加算器d4が出力信号[Yn]を出力すると出力信号[Yn]を2進化数値形式で入力し、記憶する(あるいは記憶し直す)ことを繰返ものとする。
【0043】遅延器f6は、従来のものと同じものを使用し、上記同期タイミングが指示され、かつ、加算器d4から1周期前の出力信号が出力された際に、入力し記憶した(あるいは記憶し直した)記憶を読出し、1周期前の入力信号と同じ遅延出力信号[Yn-1]を2進化数値形式で出力し、上記同期タイミングが指示され、かつ、加算器d4が出力信号[Yn]を出力すると出力信号[Yn]を2進化数値形式で入力し、記憶する(あるいは記憶し直す)ことを繰返ものとする。
【0044】すなわち、遅延器a1と加算器b2とシフトレジスタc8と加算器d4と差動器e5とシフトレジスタe9と遅延器f6とで構成される部分は、上記(17)式の左辺を演算し、右辺の出力信号[Yn]を出力するように構成する。
Yn=(1/2P)・(Un+Un-1) +(Yn-1+(1/2Q)・Yn-1) ・・・(17) 【0045】なお、シフトレジスタe9と差動器e10で構成する部分は、遅延出力信号[Yn-1]を入力し、差動結果[Yn-1-(1/2Q)・Yn-1]を出力する演算器11を構成し、演算器11は、下記(18)式に示すように、係数を(1-1/2Q)とし、遅延出力信号[Yn-1]に係数(1-1/2Q)を乗算する乗算器と同じ機能になる。
[Yn-1-(1/2Q)・Yn-1] =(1-1/2Q)・Yn-1 ・・・(18) よって、図1に示したローパスフィルタは、下記(19)式を演算する演算器になる。
Yn=1/2P・(Un+Un-1) +(1-1/2Q)・Yn-1 ・・・(19)」 (3) また、第1図には、演算器11は、遅延器f6から出力される信号を差動器e10の加算入力(+)に入力し、前記差動器e10から出力される信号をフィードバックして加算器d4に第1の別の信号として入力する1つの第1のフィードバックループ部と、前記遅延器f6から出力される信号をシフトレジスタe9に入力し、シフトレジスタe9の出力を差動器e10の減算入力(-)に入力し、前記差動器e10から出力される信号を加算器d4に第2の別の信号として入力する1つのシフトレジスタe9からなる第2のフィードバックループ部とを備えることが示されている。

この記載事項によると、引用例には、「一定周期で入力される信号Unと前回入力信号Un-1を加算し信号Un+Un-1を出力する加算器d4と、信号Un+Un-1を所望桁数位下げし信号2-P・(Un+Un-1)を出力するシフトレジスタc8と、
前回出力信号Yn-1から前回出力信号Yn-1を所望桁数位下げし信号2-Q・Yn-1を減算し、信号Yn-1-2-Q・Yn-1を出力する演算器11と、信号2-P・(Un+Un-1)と信号Yn-1-2-Q・Yn-1とを加算し今回の出力信号Yn=2-P(Un+Un-1)+Yn-1-2-Q・Yn-1を生成する加算器d4とよりなるローパスフィルタにおいて、
演算器11は、1周期前の出力信号が出力された際に、入力し記憶した(あるいは記憶し直した)記憶を読出す遅延器f6から出力される信号を差動器e10の加算入力(+)に入力し、前記差動器e10から出力される信号をフィードバックして加算器d4に入力する1つの第1のフィードバックループ部と、
前記遅延器f6から出力される信号をシフトレジスタe9に入力し、シフトレジスタe9の出力を差動器e10の減算入力(-)に入力し、前記差動器e10から出力される信号を加算器d4に入力する第2のフィードバックループ部とを備え、
前記シフトレジスタe9は、遅延器f6から遅延出力信号[Yn-1]が出力される都度、遅延出力信号[Yn-1]を2進化数値形式で入力し、2進化数値形式において、遅延出力信号[Yn-1]を、設定される桁数Qだけ位取りを下げ、位取りを下げたシフト結果[1/2Q・Yn-1]を2進化数値形式で出力することを繰返すディジタル制御装置に適用されるローパスフィルタ。」の発明(以下、「引用発明」という。)が記載されていると認められる。

(2)対比
本願補正発明と引用発明を対比すると、引用発明における「一定周期で入力される信号Un」「加算器d4」「ディジタル制御装置に適用されるローパスフィルタ」「1周期前の出力信号が出力された際に、入力し記憶した(あるいは記憶し直した)記憶を読出す遅延器f6」「シフトレジスタe9」は、それぞれ本願補正発明における「デジタル信号である入力信号」「加算手段」「デジタルフィルタ」「単位遅延手段」「シフト手段」に相当するものと認める。
また、引用発明のシフトレジスタe9は、2進化数値形式の信号を、設定される桁数Qだけ位取りを下げ、位取りを下げたシフト結果を2進化数値形式で出力することから、引用発明の演算が「固定小数点方式」であり、本願補正発明の乗算をシフト手段により実現する「乗算器」に相当することは当業者において明らかである。
また、引用発明の1周期前の出力信号が出力された際に、入力し記憶した(あるいは記憶し直した)記憶を読出す遅延器f6から出力される信号を差動器e10の加算入力(+)に入力し、前記差動器e10から出力される信号をフィードバックして加算器d4に入力するから、遅延器f6から出力される信号を加算器d4の入力でみれば、本願補正発明でいう加算手段に入力される第1の別の信号に対応し、引用発明の「第1のフィードバックループ部」は、本願補正発明の「前記単位遅延手段から出力される出力信号を直接フィードバックして前記加算手段に第1の別の信号として入力する1つの第1のフィードバックループ部」に相当することは当業者において明らかである。
また、引用発明の前記遅延器f6から出力される信号をシフトレジスタe9に入力し、シフトレジスタe9の出力を差動器e10の減算入力(-)に入力し、前記差動器e10から出力される信号を加算器d4に入力するから、シフトレジスタe9の出力を加算器d4の入力でみれば、本願補正発明でいう加算手段に入力される第2の別の信号に対応し、ここで、シフトレジスタe9により、Pを自然数としたときにQ=P-1、すなわち、0以上の整数Qを用いた係数(1-1/2Q)を乗算することから、引用発明の「第2のフィードバックループ部」は、本願補正発明の「前記単位遅延手段から出力される出力信号に対して、0以上の整数nを用いて-2-nの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算手段に第2の別の信号として入力する1つの係数器からなる第2のフィードバックループ部」に相当することは当業者において明らかである。
また、引用発明において、第2のフィードバックループ部から出力される信号は差動器e10により減算され、加算器d4に第2の別の信号として入力されるから、本願補正発明の「前記第2のフィードバック部から出力される信号を前記加算手段に入力することにより減算する場合」が存在することは当業者において明らかである。
また、引用発明において、今回の出力信号Ynが正の値であって、一定周期で入力される信号Unが或る時刻より"0"になったとすると、その後、今回の出力信号Ynは次第に減少していき、そして、前回出力信号Yn-1の値が係数(1-1/2Q)よりも小さくなると、シフトレジスタe9は前回出力信号Yn-1を右方向へQ桁分シフトさせて最下位側Qビットを切り捨てるから、シフトレジスタe9の出力が"0"となる。この結果、今回の出力信号Yn<(1-1/2Q)において、以降、今回の出力信号Ynの値は2Q-1のまま一定となることは、その動作から明らかである。すなわち、引用発明は、出力信号が正の値であってかつ前記入力信号が正の値から0になった場合には、前記出力信号が次第に減少して、前記シフトレジスタe9の出力は0となり、前記出力信号は、上記シフトレジスタe9の伝達関数の係数に応じた0でない所定値で一定となるように動作することは当業者において明らかである。
また、引用発明のディジタル制御装置に適用されるローパスフィルタが無限インパルス応答形であることは当業者において明らかである。

したがって、両者は、以下のとおりの一致点及び相違点を有するものと認められる。
(一致点)
「デジタル信号である入力信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、
前記加算手段から出力される信号を単位遅延して出力する単位遅延手段とを備えた固定小数点方式のデジタルフィルタにおいて、
前記単位遅延手段から出力される信号を直接フィードバックして前記加算手段に第1の別の信号として入力する1つの第1のフィードバックループ部と、
前記単位遅延手段から出力される信号に対して、0以上の整数nを用いて2-n又は-2-nの形の伝達関数の係数を乗算し、乗算結果の信号を第2の別の信号として入力する1つの係数器からなる第2のフィードバックループ部とを備え、
前記第2のフィードバック部から出力される信号を前記加算手段に入力することにより減算し、
前記係数器の乗算はデジタル信号を右方向へnビットだけシフトさせ、当該シフト前の前記デジタル信号における最下位側nビットを切り捨てるシフト手段により実現し、
前記出力信号が正の値であってかつ前記入力信号が正の値から0になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は0となり、前記出力信号は、上記係数器の伝達関数の係数に応じた0でない所定値で一定となるように動作する固定小数点方式の無限インパルス応答形デジタルフィルタ。」である点。

(相違点)
(1) 本願補正発明では、入力信号が正負の値であるのに対して、引用発明では、そのような点については明示がない点。
(2) デジタルフィルタの出力信号が、本願補正発明では、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号であるのに対して、引用発明では、加算手段から出力される信号である点。
(3) 第2のフィードバック部から出力される信号を前記加算手段に入力することにより減算するために、本願補正発明では、符号反転部を用いるのに対して、引用発明では、差動器e10を用いており、符号反転部を用いていない点。
(4) シフト手段によるデジタル信号のシフト演算が、本願補正発明では、算術シフトにより行われるのに対して、引用発明では、そのような点については明示がない点。

(3)判断
上記相違点について検討する。
相違点(1)、(4)
入力信号を正負の値のデジタル信号とするデジタルフィルタは周知である(この点、特開平5-63509号公報の第1、2図、特開平2-27810号公報の第1ないし3図等を参照)から、引用発明の無限インパルス応答形デジタルフィルタにおいて、入力信号を正負の値のデジタル信号とすることは当業者が容易になし得ることであり、また、正負の値のデジタル信号のシフト演算を算術シフトにより行うことは周知である(この点、特公平5-84527号公報の第1図a、電子情報通信学会編”ディジタル信号処理ハンドブック”(平成5年1月31日発行)オーム社発行のP.259の(f)その他の演算機能等を参照)ことから、引用発明において、正負の値のデジタル信号のシフト演算を、上記周知の算術シフトにより行うことは設計的事項にすぎない。

相違点(2)
本願補正発明でいう、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号と、引用発明でいう、加算手段から出力される信号とでは、両者は1周期分ずれているが出力値は同じであり、また、無限インパルス応答形デジタルフィルタの出力信号を、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号とすることは周知である(この点、特開平5-63509号公報の第1、2図等を参照)ことから、引用発明において、出力信号を単位遅延手段により単位遅延して出力する信号とすることは当業者が適宜なし得ることと認める。

相違点(3)
信号を加算手段に入力して減算する場合に信号を反転して加算手段に入力するための符号反転部を用いることは周知である(この点、特開平6-21764号公報の段落【0011】ないし【0034】、第2図の(-2-10)*X(z)の処理を行うデータ変換回路4等を参照)ことから、引用発明において、第2のフィードバック部から出力される信号を加算手段に入力することにより減算する場合、符号反転部を用いることは当業者が適宜なし得ることと認める。

また、本願補正発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。

したがって、本願補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(4)むすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、特許法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3 本願発明
平成16年5月24日付けの手続補正は上記のとおり却下され、平成15年9月4日付けの手続補正も、平成16年3月24日付けの補正の却下の決定により却下されているので、本願の請求項1に係る発明は、平成15年5月8日付けの手続補正書によって補正された明細書及び図面の記載からみて、上記請求項1に記載されたものと認められるところ、請求項1に係る発明(以下、「本願発明」という。)は次のとおりのものである。
「【請求項1】正負の値のデジタル信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、前記加算手段から出力される信号を単位遅延して出力する単位遅延手段とを備えた固定小数点方式の無限インパルス応答形デジタルフィルタにおいて、
前記単位遅延手段から出力される信号を直接フィードバックして前記加算部に第1の別の信号として入力する1つの第1のフィードバックループ部と、
前記単位遅延手段から出力される信号に対して、0以上の整数nを用いて2-n又は-2-nの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算部に第2の別の信号として入力する1つ又は複数の第2のフィードバックループ部と、
前記第2のフィードバック部から出力される信号を反転して前記加算手段に入力することにより減算する場合に用いられる符号反転部とを備え、
前記乗算はデジタル信号を右方向へnビットだけ算術シフトさせ、当該算術シフト前の前記デジタル信号における最下位側nビットを切り捨てるシフト手段により実現したことを特徴とする固定小数点方式の無限インパルス応答形デジタルフィルタ。」

(1)引用例
原査定の拒絶の理由に引用された引用例、及びその記載事項は、前記「2 (1)」に記載したとおりである。

(2)対比・判断
本願発明は、前記2で検討した本願補正発明から、「無限インパルス応答形デジタルフィルタ」の限定事項である「前記出力信号が正の値であってかつ前記入力信号が正の値から0になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は0となり、前記出力信号は、上記係数器の伝達関数の係数に応じた0でない所定値で一定となるように動作する」との構成を省いたものである。
そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「2 (3)」に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。

(3)むすび
以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2006-09-29 
結審通知日 2006-10-03 
審決日 2006-10-18 
出願番号 特願平7-265831
審決分類 P 1 8・ 121- Z (H03H)
最終処分 不成立  
前審関与審査官 小林 正明甲斐 哲雄東 昌秋  
特許庁審判長 大日方 和幸
特許庁審判官 工藤 一光
竹井 文雄
発明の名称 固定小数点方式の無限インパルス応答形デジタルフィルタ  
代理人 青山 葆  
代理人 河宮 治  
代理人 石野 正弘  

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