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審決分類 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
審判 査定不服 4項1号請求項の削除 特許、登録しない。 G11C
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 G11C
管理番号 1148863
審判番号 不服2004-4794  
総通号数 86 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2001-03-30 
種別 拒絶査定不服の審決 
審判請求日 2004-03-09 
確定日 2006-12-07 
事件の表示 平成11年特許願第255750号「不揮発性記憶装置の書き換え回路」拒絶査定不服審判事件〔平成13年 3月30日出願公開、特開2001- 84787〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成11年9月9日の出願であって、平成15年6月18日付けの拒絶の理由の通知に対して、その指定された期間内である、平成15年8月21日付けで意見書及び手続補正書を提出したが、平成16年2月12日付けで拒絶の査定を受けたものであり、この査定を不服として、平成16年3月9日付けで審判を請求し、同日付けで手続補正がなされたものである。

第2.手続補正について
平成16年3月9日付けの手続補正について、以下のとおり決定する。

[補正却下の決定の結論]
平成16年3月9日付けの手続補正を却下する。

[理由]
1.本件補正の内容
平成16年3月9日付けの手続補正(以下、「本件補正」という。)は、特許請求の範囲の請求項1及び請求項6について、以下のとおり補正するものである。

【請求項1】 不揮発性記憶装置の書き換え回路であって、
外部装置からのコードデータが入力されるデータ入力端子と、
前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第1の回路と、
前記外部装置が接続されるデータ出力端子と、
前記データ入力端子に接続されたレジスタブロックとを有し、
前記レジスタブロックは、
前記第1の回路の制御により前記データ出力端子に出力される前記不揮発性記憶装置に関するパラメータコードが格納される第1のレジスタと、
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第2のレジスタと、
前記第1の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第3のレジスタと、
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第4のレジスタと、を有し、
前記第1の回路は、スキャン入力信号に応じてテスト用のデータを生成する少なくとも1つのスキャンレジスタを有し、
前記第1?第4のレジスタは、前記データ入力端子に共通接続され、前記第1?第4のレジスタの出力を含む前記レジスタブロックから選択的に出力される信号と前記スキャンレジスタに格納されたデータのうちの選択された1つに基づく出力信号を前記データ出力端子へ出力することを特徴とする、不揮発性記憶装置の書き換え回路。

【請求項6】 前記第3レジスタは、不揮発性記憶装置からの読み出しデータ信号を検知する機能を有することを特徴とする請求項1?5のいずれかに記載の不揮発性記憶装置の書き換え回路。

(なお、補正箇所を示すためにアンダーラインを付した。)

2.本件補正の適否の検討
請求項6の補正は、補正前の特許請求の範囲(請求項1?5)には無かった請求項を追加し請求項数を増加する補正であるから、特許請求の範囲の減縮に該当しない。
また、このような請求項数を増加する補正が、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
したがって、本件補正は、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法第17条の2第4項の規定に違反するものであるから、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
1.本願発明
平成16年3月9日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成15年8月21日付け手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。

【請求項1】 不揮発性記憶装置の書き換え回路であって,
外部装置が接続され,コードデータが入力されるデータ入力端子と,
前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第1の回路と,
前記外部装置が接続されるデータ出力端子と,
前記第1の回路の制御により前記データ出力端子に出力される前記不揮発性記憶装置に関するパラメータコードが格納される第1のレジスタと,
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第2のレジスタと,
前記第1の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第3のレジスタと,
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第4のレジスタと,を有し,
前記第2のレジスタと前記第3のレジスタと前記第4のレジスタは,前記データ入力端子に共通接続されていることを特徴とする,不揮発性記憶装置の書き換え回路。

2.刊行物に記載された発明
原査定の拒絶の理由に引用された国際公開第99/30324号パンフレット(以下、「刊行物」という。)(特表2001-526443号公報参照)には、バルク動作能力を有する不揮発性セルを伴う集積回路に関して、図面と共に以下のような記載がなされている。

a.パンフレットの第3頁第36行?第5頁第21行(公報の段落【0006】?【0007】参照)
第4の選択技術は、直列にストリーム化されたデータ、アドレスおよび命令コードを用いる。この方法は、Turnerらへの米国特許第4,855,954号、Josephsonらへの第5,237,218号、およびTsuiらへの第5,412,260号、ならびにIEEE Spec. 1149.1(一般にJoint Test Action Group[JTAG]spec.と称される)に教示されている。この標準化された方法は、内部状態機械、1組のシフトレジスタ、およびわずか4本のデバイスピンを用いて、さまざまな動作を実現する。状態機械は、通常ユーザ状態、コマンドロード状態およびプログラム実行状態を含み、それらは、モードピン、クロックピンおよび直列データ入力(SDI)ピンを適切な態様にて駆動することにより変更され得る。さらに、直列データ出力(SDO)ピンによって、複数のデバイスをバルクプログラム動作およびテスト動作のためにデイジー鎖態様にて相互に直列接続またはカスケードする。これら制御ピンは、状態機械がその通常ユーザモードにあるときに機能ピンとして用いられるピンを多重化することによって利用可能とされ得る。システム内プログラム(ISP)動作におけるそれらの使用に加えて、さらに、それら制御ピンは、境界走査動作(別個の状態機械を用いてもよい)によって共有され得る。シフトレジスタは、命令レジスタと、アドレスレジスタと、1つ以上のデータレジスタとを含む。状態機械がそのコマンドロード状態にある場合、コマンドまたは命令が直列にSDIピンを介して命令レジスタにシフトされ次いでデコードされる。プログラム実行状態では、デコードされた命令が実行される。命令は、アドレスのアドレスレジスタへの直列シフト、データのデータレジスタの1つへの直列シフト、およびアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミング、消去または検証を、必要な場合には特定のデータレジスタ内のデータを用いて行なうコマンドを含み得る。(消去動作はデータレジスタからのいかなるデータも必要としない。)さまざまな命令は、実行されるべきさまざまなタイプの動作を選択するのみならず、動作されるべきさまざまなセル群またはセルブロックを特定してもよい。たとえば、Tsuiらの特許には、アーキテクチャブロック消去(ARCHBE)、論理アレイブロック消去(ARRBE)、プログラマブル相互接続アレイブロック消去(PIABE)およびグローバルブロック消去(GBE)を含む、セル消去のためのいくつかのさまざまな命令が列挙されている。
JTAG法の利点は、それが実施にあたりわずか4本のピンしか必要としないという点である。この方法は標準化されているため、プログラミングおよびテストハードウェアの開発、ならびにそれをサポートするソフトウェアは、デバイス製造業者およびユーザの両方にとって比較的単純である。さまざまなセルブロックに対してさまざまな命令を加えることによって、同じ基本タイプの動作がさまざまな(おそらくは重複する)セルブロックに対して実行され得、デバイス検証および特徴化に対するかなりの柔軟性が加えられる。重複するセル群を用いることは、どのようなデバイス機能欠陥をもより速やかに分離すること、さまざまなセル群の動作上の範囲限界をより容易に特徴付けること、およびより高速な製造デバイステストを可能にすることに対する一助となり得る。しかしながら、この方策の不利な点は、より多くの命令が加えられるにつれ、命令デコーダがより複雑になるという点である。N個のさまざまなタイプの動作の各々に対してN個のさまざまなセル群の選択を与えるためには、N×Mの命令が必要である。

b.パンフレットの第8頁第14行?第9頁第34行(公報の段落【0012】?【0013】)
【発明の開示】
上記の目的は、フラグレジスタを組込む集積回路内のバルク動作論理回路系によって満足される。このフラグレジスタは、そのフラグレジスタ内のビットが集積回路の不揮発性メモリセル別のブロックを指定するよう変更されるまで、バルク動作がそれに対して限定される選択されたブロックを指定する。このバルク動作論理回路は、上述の先行のJTAG法の上に発展し改良されて、命令セットを単純化し、その一方で、バルク動作において動作され得る異なるセル群またはセルブロックの数においてより大きな柔軟性を与える。(バルク動作とは、同時またはシーケンスでのいずれにかかわらず、デバイス内のメモリセルのあるブロック全体にて実行される動作、たとえば、FPGAデバイスにおいて相互接続アレイをプログラムするすべてのセルの消去などである。一般的なバルク動作には、プログラミング、消去、検証、およびマージン化が含まれる。)
フラグレジスタに加えて、バルク動作論理回路系は、アドレスレジスタと、1つ以上のデータレジスタと、対応の命令デコード手段を伴う命令レジスタと、状態機械および対応の制御回路系からなってもよいバルク動作コントローラとを含む。先行のJTAG回路にあるように、論理は、モード信号と、システムクロックと、直列入力と、直列出力とに対するわずか4本の外部ピンしか必要といない。さまざまなレジスタは、エンコードされた命令と、フラグビットと、アドレスビットと、データとを、直列に、直列入力端子を介して受取る。直列出力によって、複数のデバイスが互いにデイジー連鎖され、直列入力ビットはそれらの対応のレジスタを介して直列出力端子およびその連鎖内の次のデバイスへ流れる。コントローラ、および特にその状態機械は、モード信号およびシステムクロック信号に応答して、通常ユーザ状態とバルク動作状態との間を遷移する。コントローラは、クロック信号をシステムクロック入力からさまざまなレジスタへ分配し、制御信号を与えることによって、命令の命令レジスタへのロードおよびデコードされた命令の実行(他のレジスタのロードを含む)をその状態機械のバルク動作状態中に実行する。フラグレジスタが集積回路のアドレスデコーダと相互作用することにより、そのレジスタに記憶されるフラグビットによって指定される選択されたセルブロックのみがバルク動作に対して可能化される。
集積回路においてバルク動作を実行するための方法は、コントローラの状態をモード信号によって通常ユーザ状態からバルク動作状態へ切換えるステップと、交互にレジスタロード命令を命令レジスタにロードし1つ以上のフラグビット、アドレスビットまたはデータビットを対応のフラグレジスタ、アドレスレジスタまたはデータレジスタにロードするステップと、バルク動作命令を命令レジスタにロードするステップと、1つ以上のフラグレジスタ、アドレスレジスタおよびデータレジスタを用いてその命令により指定されるバルク動作を実行するステップとを含む。実行されるバルク動作は、フラグレジスタによって選択されるセルのブロックにのみ限定される。

c.パンフレットの第10頁第13行?第12頁第27行(公報の段落【0014】?【0018】参照)
【この発明を実施するベストモード】
図1および2を参照して、バルク動作能力を有する不揮発性セルを伴う集積回路は、その能力を与えるよう示される論理を有する。ハードウェアの大部分は、基本的には、JTAG規格(IEEE 1149.1-1990)に従う境界走査およびシステム内プログラミングを実施するのに用いられるものと同様であるが、ただし、この発明のブロック選択を可能にするさらなる改良点を伴うものである。このバルク動作能力を有する集積回路は、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、フラッシュベースのマイクロコントローラ、およびEEPROMまたはフラッシュメモリセルを含む他の再構成可能論理、ならびに不揮発性メモリチップ、たとえば個々に選択可能なブロックに区分け可能なEEPROMおよびフラッシュメモリ装置などを含む。バルク動作には、プログラミング、検証、マージン化、および消去が含まれ、不揮発性セルの全ブロックがその特定の動作に対して選択される。指定されたセルブロックまたはセル群は他の指定されたブロックと重複してもよく、さまざまな動作が区別されるブロックの組において実行されるかもしれない。
バルク動作論理回路系は、端子MODE、TCLKおよびRST上にそれぞれ与えられるモード信号、クロック信号およびリセット信号に応答してクロック信号および制御信号をその論理回路系の他の部分(レジスタを含む)に与えるコントローラ11を含む。このコントローラ11は、状態機械13と、デコード論理15と、制御論理17と、クロック論理19とを含み得、それらはすべて制御線14、16および18を介して接続され得る。状態機械13は、IEEE規格1149.1-1990に従って、そのときの機械状態ならびにMODE端子、TCLK端子およびRST端子からの信号レベルに基づく状態等式の組を処理するためのPLA型回路として実施され得る。代表的な状態図が図5に示され、以下で論じられる。状態機械13の状態はデコード論理ブロック15によってデコードされ、そのデコードされた状態を用いて制御論理ブロック17およびクロック論理19を制御する。制御論理17は、以下にさらに記載されるように、さまざまなレジスタを制御する。クロック論理19は、TCLK端子からクロック信号を受取り、入力されるクロック信号をレジスタに与える。
バルク動作論理回路系は、対応の命令デコード回路23を伴う命令レジスタ21をさらに含む。命令は、直列データ入力(SDI)端子から信号線20を介して受取られ、状態機械13のデコードされた状態に従って命令レジスタ21にシフトされる。デコードされた命令は制御論理ブロック17に与えられ、それは、次いで、SDI端子にて受取られたデータを、デコードされた命令に従って、レジスタ31、33、35(36?38)のうち選択された1つに向ける。
この発明の論理回路系の独自の特徴は、バルク動作中に動作されるべき不揮発性セルのブロックを指定するためのフラグレジスタ31を設けることである。これについては後でより詳細に論ずる。他のレジスタとしては、アドレスレジスタ33および1つ以上のデータレジスタ35が含まれる。1つのデータレジスタのみが絶対的に必要不可欠である。複数のデータレジスタを用いることによって、これらのレジスタからプログラムされるべき不揮発性セルの群へ至るプログラム線のレイアウトを単純化してもよい。したがって、1つのデータレジスタ38をデバイスの入力/出力マクロセルを構成することに供し、別のデータレジスタ37を各汎化論理ブロックにおいて(たとえばFPGAにおいて)不揮発性セルを構成およびプログラムすることに供してもよく、さらに別のデータレジスタ36をたとえばプログラマブル相互接続アレイ(PIA)に対するようにデバイスの他の不揮発性セルをプログラムすることに供してもよい。異なるタイプのデバイスは異なる数のデータレジスタを有してもよい。
図1および図2の回路系はマルチプレクサ41をさらに含み、その出力42は出力バッファ43を介して直列データ出力(SDO)端子に接続されている。このSDO端子によって、複数のデバイスのすべてのシステム内プログラミングのためにそれらデバイスが互いに直列に連鎖される。SDOマルチプレクサ41は、命令レジスタ21の出力から入力40aを受取り、さまざまな他のレジスタ31、33、35、(36?38)の出力から他の入力40bを受取る。制御論理ブロック17によって制御信号が線44にて与えられることにより、出力バッファ43が可能化(または不能化)され、マルチプレクサ41への入力のうちのどれがバッファ43を介してSDO端子に与えられるかが選択される。したがって、出力バッファ43が可能化されると、SDI端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ41を介してSDO端子に転送され、したがって、その連鎖における次のデバイスに渡される。この可能化はFLOWTHRU命令(たとえば命令レジスタ(IR)コード111)に応答して生ずる。

d.図1には、命令レジスタ21、フラグレジスタ31、アドレスレジスタ33及びデータレジスタ35は、直列データ入力(SDI)に共通接続されていることが示されている。

以上の記載から、刊行物には、以下の発明(以下、「刊行物記載発明」という。)が記載されていると認められる。

1組のシフトレジスタ、およびモード信号と、システムクロックと、直列入力と、直列出力とに対するわずか4本の外部ピンを用いて、通常ユーザ状態、コマンドロード状態およびプログラム実行状態を、モードピン、クロックピンおよび直列データ入力(SDI)ピンを適切な態様にて駆動することにより変更して、さまざまな動作を実現し、直列データ出力(SDO)ピンによって、複数のデバイスをバルクプログラム動作およびテスト動作のためにデイジー鎖態様にて相互に直列接続またはカスケードし、命令は、アドレスのアドレスレジスタへの直列シフト、データのデータレジスタの1つへの直列シフト、およびアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミング、消去または検証を、必要な場合には特定のデータレジスタ内のデータを用いて行なうコマンドを含み、プログラミング、検証、マージン化、および消去を含むバルク動作能力を与えるよう示される論理を有し、ハードウェアの大部分は、基本的には、JTAG規格(IEEE 1149.1-1990)に用いられるものと同様であり、命令セットを単純化し、その一方で、バルク動作において動作され得る異なるセル群またはセルブロックの数においてより大きな柔軟性を与える、不揮発性セルを伴う集積回路において、
バルク動作論理回路系は、端子MODE、TCLKおよびRST上にそれぞれ与えられるモード信号、クロック信号およびリセット信号に応答してクロック信号および制御信号をその論理回路系の他の部分(レジスタを含む)に与えるコントローラ11、対応の命令デコード回路23を伴う命令レジスタ21、マルチプレクサ41を含み、
コントローラ11は、状態機械13と、デコード論理15と、制御論理17と、クロック論理19とを含み、それらはすべて制御線14、16および18を介して接続され、
命令レジスタ21、フラグレジスタ31、アドレスレジスタ33及びデータレジスタ35は、直列データ入力(SDI)に共通接続され、命令は、SDI端子から信号線20を介して受取られ、状態機械13のデコードされた状態に従って命令レジスタ21にシフトされ、デコードされた命令は制御論理ブロック17に与えられ、次いで、SDI端子にて受取られたデータを、デコードされた命令に従って、命令レジスタ21、フラグレジスタ31、アドレスレジスタ33及びデータレジスタ35のうち選択された1つに向け、
マルチプレクサ41の出力42は出力バッファ43を介して直列データ出力(SDO)端子に接続され、SDO端子によって、複数のデバイスのすべてのシステム内プログラミングのためにそれらデバイスが互いに直列に連鎖され、SDOマルチプレクサ41は、命令レジスタ21の出力から入力40aを受取り、さまざまな他のフラグレジスタ31、アドレスレジスタ33及びデータレジスタ35の出力から他の入力40bを受取り、制御論理ブロック17によって制御信号が線44にて与えられることにより、出力バッファ43が可能化(または不能化)されると、SDI端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ41を介してSDO端子に転送され、その連鎖における次のデバイスに渡される、不揮発性セルを伴う集積回路。

3.対比
本願発明と刊行物記載発明を対比すると、刊行物記載発明の「不揮発性セルを伴う集積回路」、「プログラミング」、「命令」は、それぞれ、本願発明の「不揮発性記憶装置」、「データの書き換え」、「命令コード」に相当する。
また、本願明細書の段落【0006】にも「プリント基板上に様々なLSIを搭載した状態の製品,即ちオンボード状態での製品の基板検査試験には,従来JTAG技術が用いられている。」と説明されているように、刊行物記載発明の「JTAG規格(IEEE 1149.1-1990)」においては、LSIの4本の外部ピンは、オンボード状態で、LSIに外部装置を接続するためのものであることは技術常識であるから、刊行物記載発明の「直列データ入力(SDI)ピンや直列データ出力(SDO)ピン」には、「外部装置」が接続されることは明らかである。
また、刊行物記載発明において、命令は、直列データ入力(SDI)端子から受取られ、次いで、データがSDI端子にて受取られるから、刊行物記載発明の「直列入力(SDI)」端子は、本願発明の「外部装置が接続され,コードデータが入力されるデータ入力端子」に相当する。
また、刊行物記載発明において、SDI端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ41を介してSDO端子に転送され、その連鎖における次のデバイスに渡されるから、刊行物記載発明の「直列データ出力(SDO)」端子は、本願発明の「外部装置が接続されるデータ出力端子」に相当する。
また、刊行物記載発明の「バルク動作論理回路系」は、不揮発性セルの群のプログラミングをさせるから、不揮発性メモリセルの書き換えを行っていることは明らかであり、本願発明の「不揮発性記憶装置の書き換え回路」に相当する。
また、刊行物記載発明の「コントローラ11」は、SDI端子にて受取られた、不揮発性セルの群のプログラミングを含む命令に従ってプログラミングを制御するから、不揮発性メモリセルの書き換えを制御していることは明らかであり、本願発明の「前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第1の回路」に相当する。
また、刊行物記載発明において、アドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミングが行われ、コントローラ11が含む制御論理ブロック17に与えられたデコードされた命令に従って、SDI端子にて受取られたデータを、アドレスレジスタ33に向けるから、刊行物記載発明の「アドレスレジスタ33」は、本願発明の「前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第2のレジスタ」に相当する。
また、刊行物記載発明のアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミングにおいて、データレジスタのデータが不揮発性メモリセルの群にプログラミングされることは明らかであり、コントローラ11が含む制御論理ブロック17に与えられたデコードされた命令に従って、SDI端子にて受取られたデータを、データレジスタ35に向けるから、刊行物記載発明の「データレジスタ35」は、本願発明の「前記第1の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第3のレジスタ」に相当する。
また、刊行物記載発明において、コントローラ11が含む制御論理ブロック17に与えられたデコードされた命令に従って、SDI端子にて受取られたデータを、命令レジスタ21に向けるから、刊行物記載発明の「命令レジスタ21」は、本願発明の「前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第4のレジスタ」に相当する。

したがって、両者の一致点、相違点は、以下のとおりである。

[一致点]
「不揮発性記憶装置の書き換え回路であって,
外部装置が接続され,コードデータが入力されるデータ入力端子と,
前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第1の回路と,
前記外部装置が接続されるデータ出力端子と,
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第2のレジスタと,
前記第1の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第3のレジスタと,
前記第1の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第4のレジスタと,を有し,
前記第2のレジスタと前記第3のレジスタと前記第4のレジスタは,前記データ入力端子に共通接続されている不揮発性記憶装置の書き換え回路」である点。

[相違点]
本願発明では、第1の回路の制御によりデータ出力端子に出力される不揮発性記憶装置に関するパラメータコードが格納される第1のレジスタを備えているのに対して、刊行物記載発明では、そのようなレジスタを備えていない点。

4.判断
次に、上記相違点について検討する。
本願明細書の段落【0039】の「フラッシュライタなどの外部装置」という記載によると、本願発明の「外部装置」が「フラッシュライタなど」であることは明らかであり、段落【0063】の「フラッシュメモリ150の記憶容量やセクタサイズ等のフラッシュメモリ150に関するパラメータ」という記載によると、本願発明の「パラメータコード」が「記憶容量」等であることは明らかである。
そして、特開平1-276490号公報(第3図、第4図、第1頁右下欄第6行?同欄第14行の「一般のPROMデバイスの簡単な構成とその動作について、第3図のブロック図を用いて説明する。このPROMデバイス17は、PROMセル23と、シリコンシグネチャセル(以下SSセルという)22を含み、SSセル22は書込み不可能なROMで構成され、ここへPROMセル23のデータ書込み手順情報が書込まれており、PROMセル23はユーザがデータを書込む部分である。」、第2頁左下欄第1行?同頁右下欄第10行の「PROMプログラマ11の動作が、ステップ51でタイミングｔ1から書込み開始され…(中略)…PROM書込み手順データをSSデータメモリ22から索引して設定し、ステップ56でその設定手順にしたがった書込みを行ない、ステップ57で書込みが終了する。書込み情報としては、例えばVｐｐ電源電圧やPROMセルのアドレスサイズ等がある。」参照)、特開平4-92295号公報(第1図、第2図、第3頁右下欄第6行?第4頁左上欄第8行の「EPROM(1)の通常の記憶領域以外の書き込み方式指定用の記憶領域に、例えば第2図に示すように、アドレスの0番地にはデバイスメーカコード、1番地には記憶容量コード、2番地には書き込みアルゴリズムコード、3番地には書き込み時電源電圧(VCCおよびVPP)コード、4番地には書き込みパルス幅コード、5番地には書き込みループ回数コード、6番地には書き込み時追加パルス設定コード、7番地には読み出し時の電源電圧(VCCおよびVPP)コード、8番地にはプリチェック条件コード、9番地にはVCC・VPP・入力信号入力条件コードを、デバイス情報としてあらかじめ記憶させておく。…(中略)…書き込み装置(2)は、これらのデバイス情報に基づきプリチェックを行ってそのEPROM(1)専用の書き込み方式を自動設定する。」参照)等により、フラッシュライタなどの外部装置の必要とする不揮発性記憶装置のパラメータコードを、不揮発性記憶装置の通常の記憶領域以外に格納することは、周知であるから、刊行物記載発明の「不揮発性セルを伴う集積回路」(本願発明の「不揮発性記憶装置」に相当)に、ROMライタなどの外部装置が必要とする不揮発性記憶装置に関するパラメータコードを、不揮発性記憶装置の通常の記憶領域以外に格納することは、当業者が容易になし得る程度のことである。
そして、コードを格納するためにレジスタを用いることが技術常識であるから、不揮発性記憶装置に関するパラメータコードを格納するために専用のレジスタを設けることは、当業者が適宜なし得る設計事項にすぎず、さらに、JTAG規格が外部装置との接続にわずか4本の外部ピンを用いていることを特徴としているから、JTAG規格を採用した刊行物記載発明において、パラメータコードもバルク動作論理回路系の直列データ出力(SDO)(本願発明の「データ出力端子」に相当)に出力されるようにすることは、当業者が適宜なし得る設計事項にすぎない。

第4.むすび
以上のとおり、本願発明は、刊行物記載発明、及び上記周知技術や技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2006-09-29 
結審通知日 2006-10-03 
審決日 2006-10-17 
出願番号 特願平11-255750
審決分類 P 1 8・ 574- Z (G11C)
P 1 8・ 571- Z (G11C)
P 1 8・ 572- Z (G11C)
P 1 8・ 573- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 長島 孝志  
特許庁審判長 大日方 和幸
特許庁審判官 竹井 文雄
小林 正明
発明の名称 不揮発性記憶装置の書き換え回路  
代理人 大西 健治  
代理人 鈴木 弘一  

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