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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L 審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L 審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1150431 |
| 審判番号 | 不服2004-14850 |
| 総通号数 | 87 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2002-09-13 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-07-15 |
| 確定日 | 2007-01-11 |
| 事件の表示 | 特願2001- 54264「不揮発性半導体メモリ装置の昇圧回路」拒絶査定不服審判事件〔平成14年 9月13日出願公開、特開2002-261239〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成13年2月28日に出願され、平成16年6月10日付けで拒絶査定がなされ、これに対して、同年7月15日に拒絶査定に対する審判請求がなされ、同年8月10日に手続補正がなされ、その後、当審において、平成17年8月9日付けで審尋がなされ、これに対して、同年10月17日に回答書が提出されたものである。 2.平成16年8月10日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成16年8月10日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、特許請求の範囲を以下のとおりに補正するとともに、発明の詳細な説明の記載を補正するものである。 「【請求項1】 複数の第1のN型金属酸化膜半導体トランジスタと複数のキャパシタとを有すると共に、書き込み動作時および消去動作時に電源電圧よりも高い電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されており、 上記各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続された第2のN型金属酸化膜半導体トランジスタと、 上記第2のN型金属酸化膜半導体トランジスタのゲートに接続されると共に、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記第2のN型金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記第2のN型金属酸化膜半導体トランジスタをオフさせる制御信号を供給する制御信号供給ライン を備えたことを特徴とする不揮発性半導体メモリ装置の昇圧回路。 【請求項2】 請求項1に記載の不揮発性半導体メモリ装置の昇圧回路において、 少なくとも上記部分キャパシタは、ポリシリコン,絶縁膜およびポリシリコンがこの順序で積層された構造を有することを特徴とする不揮発性半導体メモリ装置の昇圧回路。」 一方、本件補正前の特許請求の範囲は以下のとおりのものである。 「【請求項1】 複数のキャパシタを有すると共に、書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されており、 上記各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続されたN型金属酸化膜半導体トランジスタと、 上記N型金属酸化膜半導体トランジスタのゲートに接続されると共に、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記N型金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記N型金属酸化膜半導体トランジスタをオフさせる制御信号を供給する制御信号供給ライン を備えたことを特徴とする不揮発性半導体メモリ装置の昇圧回路。 【請求項2】 複数のキャパシタを有すると共に、書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されており、 上記各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続されたN型金属酸化膜半導体トランジスタと、 上記N型金属酸化膜半導体トランジスタのゲートに接続されると共に、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記N型金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記N型金属酸化膜半導体トランジスタをオフさせる制御信号を生成する制御信号生成手段 を備えたことを特徴とする不揮発性半導体メモリ装置の昇圧回路。」 (2)本件補正の整理 本件補正を整理すると以下のとおりである。 [補正事項1] 本件補正前の請求項1を本件補正後の請求項1に補正する。 [補正事項2] 本件補正前の請求項2を削除する。 [補正事項3] 本件補正後の請求項2を新たに追加する。 [補正事項4] 本件補正前の発明の詳細な説明の記載を補正する。 (3)補正の目的の適否についての検討 次に、補正事項3についての補正が、特許法第17条の2第4項各号に掲げる事項を目的とするものであるか否かについて検討する。 本件補正前後の請求項2の記載を参酌すれば、本件補正後の請求項2が、本件補正前の請求項2に対応していないことは明らかであり、補正事項3についての補正は、本件補正前の請求項1の「部分キャパシタ」の「構造」を、本件補正後の請求項1とは別個のものとして特定した上で、独立した新たな請求項2として追加するものである。 しかしながら、「一つの請求項に記載された発明を複数の請求項に分割して,新たな請求項を追加する態様による補正は,たとえそれが全体として一つの請求項に記載された発明特定事項を限定する趣旨でなされたものであるとしても,2号の定める「特許請求の範囲の減縮」には当たらないというべきであり,2号の定める「特許請求の範囲の減縮」は,補正前後の請求項に係る発明が一対一の対応関係にあることを必要とすると解するのが相当である」(知的財産高等裁判所、平成17年4月25日判決、平成17年(行ケ)第10192号、「第5 当裁判所の判断 2」。なお、上記「2号」は「特許法第17条の2第4項第2号」の略記である。)から、補正事項3についての補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものとはいえず、また、同法同条同項第1号、第3号、及び第4号にそれぞれ掲げる、請求項の削除、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものでもない。 (4)むすび 以上検討したとおり、補正事項3についての補正は、特許法第17条の2第4項各号に掲げるいずれの事項を目的とするものではないから、他の補正事項についての補正を検討するまでもなく、適法でない補正事項3についての補正を含む本件補正は、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 平成16年8月10日付けの手続補正は、上記のとおり却下されたので、本願の請求項1及び請求項2に係る発明は、平成16年1月16日付け手続補正書により補正された特許請求の範囲の請求項1及び請求項2に記載されたとおりのものであって、その請求項2に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。 「【請求項2】 複数のキャパシタを有すると共に、書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されており、 上記各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続されたN型金属酸化膜半導体トランジスタと、 上記N型金属酸化膜半導体トランジスタのゲートに接続されると共に、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記N型金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記N型金属酸化膜半導体トランジスタをオフさせる制御信号を生成する制御信号生成手段 を備えたことを特徴とする不揮発性半導体メモリ装置の昇圧回路。」 4.刊行物記載の発明 刊行物:特開2001-43690号公報 原査定において拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物には図1とともに以下の事項が記載されている。 「本発明は・・・チャージポンプ型負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置に関する。」(0001段落) 「フラッシュEEPROMなどの不揮発性半導体記憶装置では、読み出し、消去や書き込みの際に・・・電源電圧より高い正の高電圧や、グランドより低い負の高電圧が必要である。近年のLSIでは・・・半導体回路装置内で高電圧を発生する昇圧回路の搭載が望まれている。」(0002段落) 「容量素子の耐電圧より負昇圧回路の生成電圧の方が大きい場合、図1の容量C101、C102のように容量を直列に接続して、一つの容量素子にかかる電圧を分圧して電圧を緩和している。」(0017段落) 「図1は、容量を直列接続し、一つの容量にかかる電圧を分圧することにより、それぞれの容量にかかる電圧が、容量の耐電圧を超えないような機構を持ったチャージポンプ型負昇圧回路である。図1の容量C101、C102は、ノードN101、N103の間にかかる電圧を分圧するために直列接続された容量である。図1に示すチャージポンプ型負昇圧回路を起動すると、直列接続された容量素子の中間ノードN102にも電荷が溜まる。ここで問題になるのは、一度昇圧動作を停止しても、容量素子C101、C102の中間ノードN102は、容量のみにしか接続されていないため、そこに溜まった電荷は理想的には保持されたままであり、ノードN101、N103が初期状態(0V)になり、再度昇圧動作を開始しても、ノードN102に電荷が溜まっているので、クロッキング動作がノードN101に伝わらず、起動時間が長くなるということである。」(0021段落) 「【0049】(実施の形態4)本発明の実施の形態4による負昇圧回路は、負昇圧回路によって発生した高電圧に耐えられるように、容量を直列接続して一つの容量にかかる電圧を分圧した場合に、その容量間の電位を昇圧動作の開始時にリセットする回路を備えることにより、効果的な昇圧動作を可能としたものである。 【0050】本発明では、図1の103に示すような中間ノードをリセットする回路を用いて、スタンバイ時にノードN102をVSSに接地する。VSSへのパスは、PチャネルMOSトランジスタを使っており、リセット時にゲートに負電圧を入力してPチャネルMOSトランジスタを動作させる。・・・ここで使用する負電圧はPチャネルMOSトランジスタで中間ノードの電位をリセットするためのものであるので、PチャネルMOSトランジスタのしきい値より若干大きい負電圧があればよ・・・い。・・・ 【0051】このように、本実施の形態4による負昇圧回路は、中間ノードのリセット回路を備えたことで、一度昇圧動作を停止した後に、直列接続した容量間に溜まった電荷をリセット回路により消去し、昇圧動作を再開するときに、起動時間を短縮できる、効率の良い負昇圧回路を実現することが可能となる。」(0049段落ないし0051段落) 「負昇圧回路で、昇圧動作に使用する容量素子の耐電圧を超える電位のかかるノード間に配置された、直列接続した容量素子間の中間ノードを、回路非動作時に所定の初期電位に設定するリセット回路を備えたことにより、負昇圧回路の再起動時にも、直列接続した容量素子の中間ノードをリセットすることができ、前記中間ノードに電荷が溜まらず、再起動後、昇圧動作の安定化までの時間が短縮し、高速に昇圧電圧を得ることが可能となり、また、復帰時の消費電力が低くなる効果がある。」(0059段落) また、図1を参酌すれば、刊行物に記載された「負昇圧回路」が複数の「容量」を有することは明らかである。 したがって、刊行物には以下の発明(以下、「刊行物発明」という。)が記載されている。 「複数の容量を有するとともに、不揮発性半導体記憶装置の読み出し、消去や書き込みの際にグランドより低い負の高電圧を前記不揮発性半導体記憶装置に供給する不揮発性半導体記憶装置のチャージポンプ型負昇圧回路であって、 容量C101及び容量C102を直列接続し、一つの容量にかかる電圧を分圧することにより、それぞれの容量にかかる電圧が、容量の耐電圧を超えないような機構を有し、 ドレイン又はソースの一方が前記容量C101及び容量C102の中間ノードN102に接続され、ドレイン又はソースの他方がVSSに接地されたPチャネルMOSトランジスタと、 一度昇圧動作を停止した後に、前記PチャネルMOSトランジスタのしきい値より若干大きい負電圧を前記PチャネルMOSトランジスタのゲートに入力して前記中間ノードN102をVSSに接地するリセット回路 を備えたことを特徴とする不揮発性半導体記憶装置のチャージポンプ型負昇圧回路。」 5.対比・判断 (1)本願発明と刊行物発明とを対比する。 (a)刊行物発明の「容量」及び「不揮発性半導体記憶装置」は、それぞれ本願発明の「キャパシタ」及び「不揮発性半導体メモリ装置」に相当する。 (b)刊行物に「不揮発性半導体記憶装置では、読み出し、消去や書き込みの際に・・・電源電圧より高い正の高電圧や、グランドより低い負の高電圧が必要である。近年のLSIでは・・・半導体回路装置内で高電圧を発生する昇圧回路の搭載が望まれている。」(0002段落)と記載されているように、「電源電圧より高い正の高電圧」及び「グランドより低い負の高電圧」を発生する回路はともに「高電圧を発生する昇圧回路」であるから、刊行物発明の「チャージポンプ型負昇圧回路」は、本願発明の「昇圧回路」に相当する。 また、刊行物発明の「不揮発性半導体記憶装置の読み出し、消去や書き込みの際にグランドより低い負の高電圧を前記不揮発性半導体記憶装置に供給する不揮発性半導体記憶装置のチャージポンプ型負昇圧回路」は、少なくとも「不揮発性半導体記憶装置の」「消去や書き込みの際にグランドより低い負の高電圧を前記不揮発性半導体記憶装置に供給」しており、上記の「グランドより低い負の高電圧」が電源電圧と異なる電圧であることも明らかである。 よって、刊行物発明の「不揮発性半導体記憶装置の読み出し、消去や書き込みの際にグランドより低い負の高電圧を前記不揮発性半導体記憶装置に供給する不揮発性半導体記憶装置のチャージポンプ型負昇圧回路」は、本願発明の「書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路」に相当する。 (c)刊行物発明の「一つの容量にかかる電圧を分圧することにより、それぞれの容量にかかる電圧が、容量の耐電圧を超えないよう」に「直列接続」された「容量C101及び容量C102」は、本願発明の「複数のキャパシタ」「のうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタ」を「構成」する「互いに直列に接続された2以上の部分キャパシタ」に相当する。 したがって、本願発明と刊行物発明は、 「複数のキャパシタを有すると共に、書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されていることを特徴とする不揮発性半導体メモリ装置の昇圧回路。」 である点で一致し、以下の点で相違する。 [相違点] 本願発明は「各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続されたN型金属酸化膜半導体トランジスタと、 上記N型金属酸化膜半導体トランジスタのゲートに接続されると共に、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記N型金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記N型金属酸化膜半導体トランジスタをオフさせる制御信号を生成する制御信号生成手段」を備えているのに対して、 刊行物発明は「ドレイン又はソースの一方が」「容量C101及び容量C102の中間ノードN102に接続され、ドレイン又はソースの他方がVSSに接地されたPチャネルMOSトランジスタと、 一度昇圧動作を停止した後に、前記PチャネルMOSトランジスタのしきい値より若干大きい負電圧を前記PチャネルMOSトランジスタのゲートに入力して前記中間ノードN102をVSSに接地するリセット回路」を備えている点。 (2)上記相違点について検討する。 (a)刊行物発明の「容量101及び容量102の中間ノードN102」及び「MOSトランジスタ」は、それぞれ本願発明の「各部分キャパシタの間」及び「金属酸化膜半導体トランジスタ」に相当し、刊行物発明の「VSSに接地された」が、本願発明の「0ボルトの基準電圧に接続された」に相当することも明らかである。 また、MOSFETは特段の配慮をしない限り、ソースとドレインが対照な構造であるため、動作上、接続に際してソースとドレインの区別をする必要がないことは、当業者の技術常識である。 よって、刊行物発明の「ドレイン又はソースの一方が前記容量C101及び容量C102の中間ノードN102に接続され、ドレイン又はソースの他方がVSSに接地された」「MOSトランジスタ」は、本願発明の「各部分キャパシタの間にドレインが接続される一方ソースが0ボルトの基準電圧に接続された」「金属酸化膜半導体トランジスタ」に相当する。 (b)刊行物発明において、「チャージポンプ型負昇圧回路」が「昇圧動作」をしている間は「PチャネルMOSトランジスタ」が導通せずに「中間ノードN102」が「VSSに接地」されないことは、「チャージポンプ型負昇圧回路」の動作を考慮すれば、当業者にとって明らかなことである。 また、本願発明の「不揮発性半導体メモリ装置が非動作状態の場合」及び「不揮発性半導体メモリ装置が」「動作状態の場合」が、それぞれいかなる場合を意味するのかが明りょうでないが、本願発明において「書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する」のは「不揮発性半導体メモリ装置の昇圧回路」であることを勘案すると、「不揮発性半導体メモリ装置が非動作状態の場合」及び「不揮発性半導体メモリ装置が」「動作状態の場合」が、それぞれ「不揮発性半導体メモリ装置の昇圧回路」が「非動作状態の場合」及び「不揮発性半導体メモリ装置の昇圧回路」が「動作状態の場合」に相当すると認定するのが適当であるから、刊行物発明の「一度昇圧動作を停止した後に」は、本願発明の「不揮発性半導体メモリ装置が非動作状態の場合には」に相当する。 よって、以上の点を踏まえて判断すると、刊行物発明の「一度昇圧動作を停止した後に、」「MOSトランジスタのしきい値より若干大きい」「電圧を前記」「MOSトランジスタのゲートに入力して」「中間ノードN102をVSSに接地するリセット回路」は、本願発明の「金属酸化膜半導体トランジスタのゲートに接続されると共に、」「不揮発性半導体メモリ装置が非動作状態の場合には、上記」「金属酸化膜半導体トランジスタをオンさせる一方、動作状態の場合には上記」「金属酸化膜半導体トランジスタをオフさせる制御信号を生成する制御信号生成手段」に相当する。 (c)上記(a)及び(b)でそれぞれ検討したとおり、(i)本願発明の「金属酸化膜半導体トランジスタ」と刊行物発明の「MOSトランジスタ」の接続状態、及び(ii)本願発明の「制御信号生成手段」と刊行物発明の「リセット回路」の動作・非動作のタイミングは、実質的に同一であり、上記相違点のうち、実質的な相違点は、本願発明が「N型金属酸化膜半導体トランジスタ」を備えているのに対して、刊行物発明が「PチャネルMOSトランジスタ」を備えている点となるから、以下ではこの点について検討する。 キャパシタに蓄積された電荷をNチャネル型MOSFETを介して接地電位VSSに放電させる技術は、例えば、原査定において周知技術文献として提示した特開平11-219147号公報に図1とともに「Nチャネル型MOSトランジスタ22、24、26」(0022段落)、「トランジスタ22、24、26は監視手段50の出力であるリセット信号により、配線42、44、46と接地電位VSSとを電気的に導通状態とするものである。」(0026段落)、及び「トランジスタ22、24、26はそれぞれ活性化状態(オン状態であり、各トランジスタにおけるソースとドレイン間が電気的に導通状態)となる。 【0045】トランジスタ22、24、26の活性化により、キャパシタ32、34、36の電荷を放電し、配線42、44、46の電圧を接地電圧に引き下げる。」(0044段落及び0045段落)と記載されているように、従来周知であるから、刊行物発明において、「PチャネルMOSトランジスタ」をNチャネルMOSトランジスタにすることは、当業者が必要に応じて適宜なし得たことである。 したがって、本願発明は、刊行物に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、請求項1に係る発明について判断するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-11-08 |
| 結審通知日 | 2006-11-14 |
| 審決日 | 2006-11-27 |
| 出願番号 | 特願2001-54264(P2001-54264) |
| 審決分類 |
P
1
8・
573-
Z
(H01L)
P 1 8・ 574- Z (H01L) P 1 8・ 121- Z (H01L) P 1 8・ 571- Z (H01L) P 1 8・ 572- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 渕 真悟 |
| 特許庁審判長 |
松本 邦夫 |
| 特許庁審判官 |
河合 章 長谷山 健 |
| 発明の名称 | 不揮発性半導体メモリ装置の昇圧回路 |
| 代理人 | 山崎 宏 |
| 代理人 | 青山 葆 |
