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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1154896
審判番号 不服2003-6362  
総通号数 89 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-05-25 
種別 拒絶査定不服の審決 
審判請求日 2003-04-16 
確定日 2007-03-30 
事件の表示 平成 5年特許願第230226号「DRAMリフレッシュ装置及び方法」拒絶査定不服審判事件〔平成 7年 1月17日出願公開、特開平 7- 14381〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯・本願発明
本願は、平成5年9月16日(パリ条約による優先権主張1992年9月16日、米国)の出願であって、平成15年1月9日付で拒絶査定され、これを不服として同年4月16日付で審判が請求され、同年5月15日付で手続補正がなされたが、当審にて平成18年4月18日付で拒絶理由通知がなされ、その指定期間内である同年10月12日付で手続補正(以下「本件補正」という。)がされたものである。
そして、その請求項1に係る発明は、本件補正により補正された明細書の特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下「本願発明」という。)

「【請求項1】 複数のメモリセル行(rows)を有するDRAMをリフレッシュするための装置であって、
ノーマルサイクル又はリフレッシュサイクルのいずれかを起動するサイクル起動手段と、
前記サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生するモード制御手段と、
前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第1個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第2個数の前記メモリセル行にアドレスする行アドレス手段と、
行(row)アドレスストローブ信号を受信する行ストローブ受信手段と、
列(column)アドレスストローブ信号を受信する列ストローブ受信手段と、
外部アドレスを受け取るための外部アドレス入力手段と、を有し、
ここで、前記第1個数の行は、第2個数の行よりも少なく、
前記モード制御手段は、前記行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生し、
前記行アドレス手段は、前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第1個数の行のメモリセルにアドレスし、
前記モード制御手段は、
前記列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生し、
ここで、前記行アドレス手段は、更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有し、
更に、前記第2個数の前記メモリセル行に格納されたデータは、前記リフレッシュモード信号に応答して前記カウンタ値をアドレスとして使用してアドレスされ、
前記カウンタ値は、前記インクリメント信号に応答して、前記第2個数の前記メモリセル行に格納されたデータがアドレスされた後に、インクリメントされ、
更に、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の最上位ビットに接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第1NANDゲートと、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第2NANDゲートとを有し、
ここで、前記第1NANDゲートの前記出力端子と前記第2NANDゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第2個数の前記メモリセル行に格納されたデータにアドレスするように接続されているメモリリフレッシュ装置。」

2.引用例
これに対して、当審の拒絶理由通知で引用された特開昭62-241198号公報(以下、「引用例1」という。)には、図面と共に次の事項が記載されている。

a)「ところで、リフレッシュ動作中は、メモリアクセスが出来ないため、メモリの使用効率を考えるとその時間をできるだけ短くすることが望ましい。しかしながら、従来のダイナミック型RAMにあっては、メモリアクセスと上記リフレッシュ動作とが同じロウ系のアドレス選択動作によって行われるものである。このため、上記のようにメモリの使用効率を確保するためにリフレッシュ動作の実時間を短くしようとすると、メモリアクセスのときに、非選択のメモリセルが存在するメモリアレイに対してもワード線の選択動作及びセンスアンプの動作を行うことが必要になるため、消費電力が増大してしまう。
この発明の目的は、リフレッシュ時間の短縮化と低消費電力化を実現したダイナミック型RAMを提供することにある。」(2ページ左上欄8行?右上欄3行)

b)「ここで、相補アドレス信号aｙ0?aｙnは、外部端子から供給されたアドレス信号AY0?AYnと同相の内部アドレス信号aｙ0?aｙnと、これと位相反転された内部アドレス信号a￣ｙ0?a￣ｙnとを合わせて表現するものである。このことは、後述するロウ系のアドレス信号においても同様である。
上記各メモリアレイM0?M3において、ロウ系アドレス選択線(ワード線、ダミーワード線)は、同図では縦方向に延長される。
ロウデコーダXDCR0とXDCR1は、後述するロウアドレスバッファXADBから供給された相補アドレス信号aｘ0?aｘnを解読して、メモリアレイM0,M2及びM1,M3における1本のワード線とそれに対応したダミーワード線の選択信号を形成する。ワード線駆動回路WDRV0,WRV2及びWDRV1,WDRV3は、上記選択信号とワード線選択タイミング信号φｘ0又はφｘ1を受けて、対応するメモリアレイM0,M2又はM1,M3における上記1本のワード線及びダミーワード線を選択状態にする。すなわち、上記ロウデコーダXDCR0とXDCR1とは、上記相補アドレス信号aｘ0?aｘnのうち、最上位ビットaｘnに対応して、いずれか一方からワード線選択信号を形成する。これに応じて、上記ワード線選択タイミング信号φｘ0又はφｘ1が形成される。」(2ページ右下欄末行?3ページ右上欄6行。なお、「a￣」は、「a」のバーの意味。以下同様。)

c)「ロウアドレスバッファXADBは、ロウアドレスストローブ信号RAS￣に同期して供給される外部アドレス信号AX0?AXnを取り込み、上記相補アドレス信号aｘ0?aｘnを形成する。カラムアドレスバッファYADBは、カラムアドレスストローブ信号CAS￣に同期して供給される外部アドレス信号AY0?AYnを取り込み、上記相補アドレス信号aｙ0?aｙnを形成する。」(3ページ左下欄5行?12行)

d)「リフレッシュ制御回路REFCは、リフレッシュアドレス信号発生回路、言い換えるならば、リフレッシュアドレスカウンタ回路を含んでいる。リフレッシュ制御回路REFCは、特に制限されないが、ロウアドレスストローブ信号RAS￣がロウレベルにされる前にカラムアドレスストローブ信号CAS￣がロウレベルにされることによって、起動される。すなわち、後述する内部制御信号発生回路TGは、上記信号RAS￣がロウレベルにされる前に、CAS￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路REFCを起動させるリフレッシュ起動信号REFを発生させる。この実施例では、リフレッシュ制御回路REFCにより形成されるアドレス信号は、信号aｘ0’?aｘn-1’からなる。この信号は、上記アドレスバッファXADBを通してロウデコーダ回路R-DCR0とR-DCR1に伝えられる。すなわち、上記アドレスバッファXADBは、上記リフレッシュ起動信号REFに対応して入力が切り換えられるマルチプレクサ機能をもっている。上記リフレッシュモードのとき、ロウデコーダR-DCR0とR-DCR1に伝えられる最上位ビットの信号aｘnは、共に強制的に選択レベルにされる。これによって、上記リフレッシュ制御回路REFCによって発生されたリフレッシュアドレス信号aｘ0’?aｘn-1’に従って左右のメモリアレイM0,M2及びM1,M3のワード線の選択が同時に行われる。これに応じて、ワード線選択タイミング信号φｘ0とφｘ1及びセンスアンプのタイミング信号φｐa0とφｐa1も同時に発生される。
このようにして、この実施例では、全メモリアレイ(メモリマット)M0?M3の同時リフレッシュが実施されるため、そのリフレッシュに要する時間を短縮できる。言い換えるならば、リフレッシュに要する時間を短くできるから、メモリの使用率を高くすることができる。
内部制御信号発生回路TGは、特に制限されないが、4つの外部制御信号RAS￣(ロウアドレスストローブ信号)、CAS￣(カラムアドレスストローブ信号)及びWE￣(ライトイネーブル信号)を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、φｐa、REF等を形成して送出する。
なお、特に制限されないが、上記タイミング信号φｘとφｐaは、ロウデコーダ回路R-DCR0,R-DCR1側及びセンスアンプSA0?SA3側に設けられたゲート回路によって、上記最上位ビットのアドレス信号aｘnに対応したタイミング信号φｘ0,φｘ1及びφｐa0,φｐa1に変換される。」(3ページ右下欄12行?4ページ左下欄2行)

e)上記摘記事項b)及びc)の内容は、摘記事項d)の内容が、リフレッシュモード時の動作について説明されていることから、通常のメモリアクセス時の動作を説明したものであることは明らかである。

f)また、「ロウデコーダR-DCR0」及び「R-DCR1」は、図面その他の記載から、「ロウデコーダXDCR0」及び「XDCR1」と同じものであり、誤記と認められる。

以上の記載から、引用例1には、次の発明(以下「引用例1発明」という。)が記載されているものと認める。

「リフレッシュ時間の短縮化と低消費電力化を実現したダイナミック型RAMであって、
ロウデコーダXDCR0とXDCR1とは、ロウアドレスバッファXADBから供給された相補アドレス信号aｘ0?aｘnを解読して、メモリアレイM0,M2及びM1,M3における1本のワード線とそれに対応したダミーワード線の選択信号を形成し、
上記相補アドレス信号aｘ0?aｘnのうち、通常のメモリアクセス時には、最上位ビットaｘnに対応して、いずれか一方からワード線選択信号を形成し、
ロウアドレスバッファXADBは、外部アドレス信号AX0?AXnを取り込み、上記相補アドレス信号aｘ0?aｘnを形成し、
リフレッシュ制御回路REFCは、リフレッシュアドレスカウンタ回路を含み、ロウアドレスストローブ信号RAS￣がロウレベルにされる前にカラムアドレスストローブ信号CAS￣がロウレベルにされることによって、起動され、
内部制御信号発生回路TGは、上記信号RAS￣がロウレベルにされる前に、CAS￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路REFCを起動させるリフレッシュ起動信号REFを発生させ、
上記アドレスバッファXADBは、上記リフレッシュ起動信号REFに対応して入力が切り換えられるマルチプレクサ機能をもっており、
上記リフレッシュモードのとき、ロウデコーダXDCR0とXDCR1に伝えられる最上位ビットの信号aｘnは、共に強制的に選択レベルにされ、これによって、上記リフレッシュ制御回路REFCによって発生されたリフレッシュアドレス信号aｘ0’?aｘn-1’に従って左右のメモリアレイM0,M2及びM1,M3のワード線の選択が同時に行われ、全メモリアレイ(メモリマット)M0?M3の同時リフレッシュが実施されるため、そのリフレッシュに要する時間を短縮でき、メモリの使用率を高くすることができ、
内部制御信号発生回路TGは、外部制御信号RAS￣(ロウアドレスストローブ信号)、CAS￣(カラムアドレスストローブ信号)及びWE￣(ライトイネーブル信号)を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、REF等を形成して送出する
ダイナミック型RAM。」

同じく、当審の拒絶理由通知で引用された特開平2-232892号公報(以下、「引用例2」という。)には、図面と共に次の事項が記載されている。

g)「この半導体メモリは、第2図と同様に2分割型メモリセルアレイを有するDRAMであり、リフレッシュアドレスRA0?RA11を出力するリフレッシュアドレスカウンタ40(審決注:「リフレッシュアドレスカウンタ39」の誤記と認める。)を有し、その最上位リフレッシュアドレスRA11が第1のスイッチ手段40を介してロウアドレスバッファ41の最上位ビットに接続され、他のリフレッシュアドレスA0?A10がロウアドレスバッファ41の対応ビットに接続されている。第1のスイッチ手段40は、切換信号SWにより、ロウアドレスバッファ41に対する最上位リフレッシュアドレスRA11または最上位外部アドレスRA10の入力状態を規制する機能を有し、例えば2入力NANDゲート40a,40b及び信号反転用のインバータ40c,40dで構成されている。ロウアドレスバッファ41は、リフレッシュアドレスRA0?RA11または外部アドレスA0?A11を入力して相補的なアドレスAB0,AB￣0?AB11,AB￣11を出力するもので、レジスタ及びドライバ等で構成されている。
アドレスAB0,AB￣0?AB10,AB￣10は、ロウプリデコーダ42を介してロウデコーダ43に接続されている。ロウプリデコーダ42は、アドレスAB0,AB￣0?AB10,AB￣10をプリデコード(事前解読)してそのデコードアドレスADを出力する回路である。ロウデコーダ43は、プリデコードアドレスADをデコードしてアドレスRDiを出力する回路であり、例えば多入力NANDゲート43a及びインバータ43bで構成されている。アドレスPDiの数は、プリデコーダ42の入力アドレス数で決定される。また、最上位アドレスAB11,AB￣11は、第2のスイッチ手段44を介してゲート回路45に接続されている。
第2のスイッチ手段44は、切換信号SWにより、メモリ駆動信号であるワード線駆動信号PWをアドレスAB11,AB￣11の制御から規制するための機能を有し、例えばアドレスAB,AB￣11を反転するためのインバータ44a,44bと、そのインバータ出力と切換信号SWとの否定論理積をとるNANDゲート44c,44dとで、構成されている。第2のスイッチ手段44の出力側に接続されたゲート回路45は、NANDゲート44c,44dとワード線駆動信号PWとの論理積をとって相補制御信号P11,P￣11を出力する回路であり、2入力NANDゲート45a,45b及びインバータ45c,45dで構成されている。」(3ページ右下欄3行?4ページ右上欄10行)

h)「第4図(a)に示すように、切換信号SWが論理“1”の時は、第1および第2のスイッチ手段40,44がオン状態となるため、従来の第2図と同様に、外部アドレスA11またはリフレッシュアドレスRA11により選択されるアレイのいずれかを活性化する1/2分割動作が行われる。」(4ページ右下欄19行?5ページ左上欄4行)

i)「以上の動作の結果、外部アドレスA11、切換信号SW=“1”の選択により、1/2アレイを活性状態、他の1/2アレイを待期状態に選ぶことができる。
第4図(b)は切換信号SWが“0”の時の波形図を示すものである。切換信号SWが“0”の時は、第1および第2のスイッチ手段40,44がオフ状態となるため、アドレスバッファ41に対する外部アドレスA11あるいはリフレッシュアドレスRA11の入力が禁止され、アレイ全体の動作が可能となる。
即ち、外部アドレスA11あるいはリフレッシュアドレスRA11の入力が禁止される他に、切換信号SWにより、ゲート回路45に対するアドレスAB11,AB￣11の入力が禁止される。そのため、ゲート回路45の出力制御信号P11,P￣11は、アドレスAB11,AB￣11の状態にかかわらず、ワード線駆動信号PWが“0”から“1”になったとき、“0”から“1”へと同時に活性化される。」(5ページ左下欄11行?右下欄10行)

j)「以上の動作の結果、切換信号SW=“0”の選択により、外部アドレスA11あるいはリフレッシュアドレスRA11の入力を禁止し、かつ全アレイを活性状態にすることができる。」(6ページ左上欄8行?11行)

以上の記載から、引用例2には、次の発明(以下「引用例2発明」という。)が記載されているものと認める。

「2分割型メモリセルアレイを有するDRAMであって、
リフレッシュアドレスRA0?RA11を出力するリフレッシュアドレスカウンタ39を有し、その最上位リフレッシュアドレスRA11が第1のスイッチ手段40を介してロウアドレスバッファ41の最上位ビットに接続され、他のリフレッシュアドレスA0?A10がロウアドレスバッファ41の対応ビットに接続されており、
第1のスイッチ手段40は、切換信号SWにより、ロウアドレスバッファ41に対する最上位リフレッシュアドレスRA11または最上位外部アドレスRA10の入力状態を規制する機能を有し、例えば2入力NANDゲート40a,40b及び信号反転用のインバータ40c,40dで構成されており、
ロウアドレスバッファ41は、リフレッシュアドレスRA0?RA11または外部アドレスA0?A11を入力して相補的なアドレスAB0,AB￣0?AB11,AB￣11を出力するものであり、
最上位アドレスAB11,AB￣11は、第2のスイッチ手段44を介してゲート回路45に接続されており、
第2のスイッチ手段44は、切換信号SWにより、メモリ駆動信号であるワード線駆動信号PWをアドレスAB11,AB￣11の制御から規制するための機能を有し、例えばアドレスAB,AB￣11を反転するためのインバータ44a,44bと、そのインバータ出力と切換信号SWとの否定論理積をとるNANDゲート44c,44dとで、構成されており、
切換信号SWが論理“1”の時は、外部アドレスA11またはリフレッシュアドレスRA11により選択されるアレイのいずれかを活性化する1/2分割動作が行われ、
切換信号SWが“0”の時は、全アレイを活性状態にすることができる
DRAM」

3.対比
本願発明と引用例1発明とを対比すると、引用例1発明の「RAS￣(ロウアドレスストローブ信号)」及び「CAS￣(カラムアドレスストローブ信号)」は、本願発明の「行(row)アドレスストローブ信号」及び「列(column)アドレスストローブ信号」に相当する。
また、引用例1発明において、「相補アドレス信号aｘ0?aｘnを解読して、メモリアレイM0,M2及びM1,M3における1本のワード線とそれに対応したダミーワード線の選択信号を形成」することは、本願発明において、「メモリセル行をアドレス」することや「アドレスを使用」したり「アドレスとして使用」したりして「データ」を「アドレス」することに相当するものと認める。

引用例1発明の「ダイナミック型RAM」は、複数のメモリセル行(ｒｏｗｓ)を有するDRAMであることは明らかである。
また、リフレッシュモードを有することは明らかであるが、同時に、通常の読み書きを行うノーマルモードに相当するモードをも有することは明らかであり、両モードのいずれかを起動する、本願発明の「サイクル起動手段」に相当する構成を有することも明らかである。
さらに、リフレッシュモードにおいて、引用例1発明のダイナミック型RAMをリフレッシュすることから、本願発明とは、「複数のメモリセル行(rows)を有するDRAMをリフレッシュするための装置」である点で一致するものと認める。
引用例1発明の「内部制御信号発生回路TG」には、「ロウアドレスストローブ信号RAS￣」及び「カラムアドレスストローブ信号CAS￣」が入力されているから、本願発明の「行ストローブ受信手段」及び「列ストローブ受信手段」に相当する構成を有するものと認める。
引用例1発明は、「外部アドレス信号AX0?AXnを取り込」むことから、本願発明の「外部アドレスを受け取るための外部アドレス入力手段」に相当する構成を有するものと認める。

引用例1発明の「リフレッシュ制御回路REFC」は、「リフレッシュアドレスカウンタ回路を含み、ロウアドレスストローブ信号RAS￣がロウレベルにされる前にカラムアドレスストローブ信号CAS￣がロウレベルにされることによって、起動され」、「内部制御信号発生回路TG」は、「上記信号RAS￣がロウレベルにされる前に、CAS￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路REFCを起動させるリフレッシュ起動信号REFを発生させ」、「外部制御信号RAS￣(ロウアドレスストローブ信号)、CAS￣(カラムアドレスストローブ信号)及びWE￣(ライトイネーブル信号)を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、REF等を形成して送出」するものである。
また、引用例1発明は、「内部制御信号発生回路TG」から、「リフレッシュ起動信号REF」が発生されるものである。
一方、本願発明の実施例によれば、ノーマルモードとリフレッシュモードという2つのモードを示す信号は、共にリフレッシュライン200を通じて供給される「論理“1”(ノーマルモード)信号」(段落【0025】)若しくは「論理“0”(リフレッシュモード時)信号」(段落【0027】)である。
そして、引用例1発明においても、「リフレッシュ起動信号REF」が、論理“0”若しくは論理“1”信号となって、リフレッシュモードか通常のメモリアクセス、すなわちノーマルモードであるかを示す信号となることは明らかであるから、引用例1発明の「リフレッシュ起動信号REF」は、本願発明の「ノーマルサイクルが起動された時」の「ノーマルモード信号」及び「リフレッシュサイクルが起動された時」の「リフレッシュモード信号」を兼ねた信号に相当するものであると認められる。
さらに、引用例1発明の「リフレッシュ制御回路REFC」に含まれる「リフレッシュアドレスカウンタ回路」をカウントアップするためには、所定のインクリメント信号を発生させることが必要であることは当業者に自明であり、当該「リフレッシュアドレスカウンタ回路」はリフレッシュモード時にカウントアップされることは明白であるから、本願発明の「インクリメント信号」が発生するものと認められる。
一方、本願発明の「モード制御手段」は、「サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生」し、「行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生」し、「列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生」するものである。
以上を総合すると、引用例1発明の「内部制御信号発生回路TG」及び「リフレッシュ制御回路REFC」のうち「リフレッシュアドレスカウンタ回路」を含まない部分は、本願発明の「モード制御手段」に相当するものと認められる。

次に、引用例1発明の「ロウデコーダXDCR0とXDCR1」は、「ロウアドレスバッファXADBから供給された相補アドレス信号aｘ0?aｘnを解読して、メモリアレイM0,M2及びM1,M3における1本のワード線とそれに対応したダミーワード線の選択信号を形成」するものであり、同じく「ロウアドレスバッファXADB」は、「外部アドレス信号AX0?AXnを取り込み、上記相補アドレス信号aｘ0?aｘnを形成し」、「リフレッシュ起動信号REFに対応して入力が切り換えられるマルチプレクサ機能をもって」いるものである。
また、引用例1発明の「リフレッシュ制御回路REFC」は、「リフレッシュアドレスカウンタ回路を含」んでいる。
一方、本願発明の「行アドレス手段」は、少なくとも、「モード制御手段に接続されて、前記ノーマルモード信号に応答して第1個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第2個数の前記メモリセル行にアドレスする」ものであり、「前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第1個数の行のメモリセルにアドレス」するものであり、「更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有」するものである。
してみると、引用例1発明の「リフレッシュアドレスカウンタ回路」、「ロウアドレスバッファXADB」、及び「ロウデコーダXDCR0とXDCR1」は、本願発明の「行アドレス手段」に相当するものと認められる。

引用例1発明の「ロウデコーダXDCR0とXDCR1と」は、「ロウアドレスバッファXADBから供給された相補アドレス信号aｘ0?aｘnを解読して、メモリアレイM0,M2及びM1,M3における1本のワード線とそれに対応したダミーワード線の選択信号を形成」することから、通常のメモリアクセス時、すなわちノーマルモード時においては、「最上位ビットaｘn」に対応したメモリアレイが選択されることは明らかであり、そのとき選択されるワード線の個数は、本願発明の「第1個数」に相当するものと認める。
引用例1発明はまた、「リフレッシュモードのとき、ロウデコーダXDCR0とXDCR1に伝えられる最上位ビットの信号aｘnは、共に強制的に選択レベルにされ、これによって、上記リフレッシュ制御回路REFCによって発生されたリフレッシュアドレス信号aｘ0’?aｘn-1’に従って左右のメモリアレイM0,M2及びM1,M3のワード線の選択が同時に行われ、これに応じて、ワード線選択タイミング信号φｘ0とφｘ1も同時に発生され、全メモリアレイ(メモリマット)M0?M3の同時リフレッシュが実施される」ことから、リフレッシュモード時においては、本願発明の「第2個数」に相当するワード線選択が行われるものと認める。そして、第1個数のワード線数は、第2個数のワード線数より少ないことも明らかである。(例えば、ノーマルモードの時は、メモリアレイM0,M2又はM1,M3のワード線の2本(第1個数)、リフレッシュモードの時は、メモリセルアレイM0?M3のワード線の4本(第2個数)など。)
また、引用例1発明は、リフレッシュモード時には、リフレッシュモード信号に応答して第2個数のメモリセル行に格納されたデータにアドレスするようにされているものであるといえる。

以上を総合して、引用例1発明と本願発明とは、

「複数のメモリセル行(rows)を有するDRAMをリフレッシュするための装置であって、
ノーマルサイクル又はリフレッシュサイクルのいずれかを起動するサイクル起動手段と、
前記サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生するモード制御手段と、
前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第1個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第2個数の前記メモリセル行にアドレスする行アドレス手段と、
行(row)アドレスストローブ信号を受信する行ストローブ受信手段と、
列(column)アドレスストローブ信号を受信する列ストローブ受信手段と、
外部アドレスを受け取るための外部アドレス入力手段と、を有し、
ここで、前記第1個数の行は、第2個数の行よりも少なく、
前記モード制御手段は、前記行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生し、
前記行アドレス手段は、前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第1個数の行のメモリセルにアドレスし、
前記モード制御手段は、
前記列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生し、
ここで、前記行アドレス手段は、更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有し、
更に、前記第2個数の前記メモリセル行に格納されたデータは、前記リフレッシュモード信号に応答して前記カウンタ値をアドレスとして使用してアドレスされ、
前記カウンタ値は、前記インクリメント信号に応答して、前記第2個数の前記メモリセル行に格納されたデータがアドレスされた後に、インクリメントされ、
前記リフレッシュモード信号に応答して前記第2個数の前記メモリセル行に格納されたデータにアドレスするようにされている
メモリリフレッシュ装置」

である点で一致し、次の点で相違するものと認める。

本願発明は、「更に、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の最上位ビットに接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第1NANDゲートと、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第2NANDゲートとを有し、
ここで、前記第1NANDゲートの前記出力端子と前記第2NANDゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第2個数の前記メモリセル行に格納されたデータにアドレスするように接続されている」のに対し、引用例1発明は、「リフレッシュモードのとき、ロウデコーダXDCR0とXDCR1に伝えられる最上位ビットの信号aｘnは、共に強制的に選択レベルにされ、これによって、上記リフレッシュ制御回路REFCによって発生されたリフレッシュアドレス信号aｘ0’?aｘn-1’に従って左右のメモリアレイM0,M2及びM1,M3のワード線の選択が同時に行われ、全メモリアレイ(メモリマット)M0?M3の同時リフレッシュが実施される」ものであってそのための何らかの論理回路が存在することは明らかであるものの、当該論理回路が本願発明のような2つのNANDゲートを用いているか不明な点。

4.判断
上記相違点につき検討する。
まず、本願発明において、「第1NANDゲート」及び「第2NANDゲート」が「行アドレス手段の前段に配置」されている点について検討する。
本願実施例によれば、第1NANDゲート及び第2NANDゲートに対応するものと認められるNANDゲート208及びNANDゲート212は、その入力端子の一方はリフレッシュライン200に、他方はバス132の最上位ビットであるMSB信号が、NANDゲート208にはそのまま、NANDゲート220にはインバータ220によって反転されて接続され、出力端子はアドレスデコーダ204A?204Pに接続されていることが明らかである。
そうすると、当該両NANDゲートの後段には、アドレスデコーダ204A?204Pが接続されるのみであり、本願発明において「第1NANDゲート」及び「第2NANDゲート」が「行アドレス手段の前段に配置」されていることを考慮するならば、本願発明の「行アドレス手段」に相当する構成は、「アドレスデコーダ204A?204P」ということになる。
ところが、本願発明の「行アドレス手段」が、「前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第1個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第2個数の前記メモリセル行にアドレスする」点や「前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第1個数の行のメモリセルにアドレス」する点は良いとしても、「カウンタ値を格納するためのカウンタを有」している点と矛盾することとなり、実施例と本願発明とは対応がつかないものとなる。
一方、明細書段落【0026】及び【0027】の記載によれば、ノーマルモード時には、アドレスデコーダ204A?204Pのうち、片方(例えば204A?204H)を「能動状態」とし、もう片方(例えば204I?204P)を「非能動状態」とする一方、リフレッシュモード時には、全てのアドレスデコーダを「能動状態」にすることが記載されている。
してみると、「前記行アドレス手段の前段に配置された第1NANDゲート」及び「前記行アドレス手段の前段に配置された第2NANDゲート」という構成は、機能的に見て、当該第1NANDゲート及び第2NANDゲートの、第1入力端子に接続されるリフレッシュモード時に発生されるリフレッシュモード信号、及び第2入力端子に接続されるカウンタ値の最上位ビット、すなわちMSBの信号によって、ノーマルモードとリフレッシュモードにおいてアドレスされるメモリセル行に格納されたデータにアドレス、すなわち、ワード線選択の数に違いが生じるよう制御する何らかの論理回路の存在を意味するものと解するほかない。
次に、本願発明の「前記行アドレス手段の前段」について検討するに、「前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有」する「行アドレス手段」の前段ではなく、上記の検討のとおり、本願実施例のアドレスデコーダ204A?204Pの前段が本願発明の「前記行アドレス手段の前段」に相当するものと認められるところ、引用例1発明のロウデコーダXDCR0及びXDCR1がこれに相当することは明らかである。(なお、当該カウンタを有する行アドレス手段については、本願発明と引用例1発明とは一致している。)
すると、本相違は結局、リフレッシュモードとノーマルモードとで、ワード線の選択数を異ならせるための論理回路の違いに帰着し、本願発明は2つのNANDゲートを有するのに対し、引用例1発明ではその点が明記されていない点で相違するものである。

一方、引用例2発明の「第2のスイッチ手段44」は、「リフレッシュアドレスカウンタ39」(本願発明の「カウンタ」に相当。)の最上位ビット「RA11」を、相補的な信号であるAB11及びAB￣11に変換された信号と「切換信号SW」との否定論理積(NAND)をとるNANDゲート44c,44d(本願発明の「第1NANDゲート」及び「第2NANDゲート」に相当。)で構成されている。そして、「切換信号SWが論理“1”の時は、外部アドレスA11またはリフレッシュアドレスRA11により選択されるアレイのいずれかを活性化する1/2分割動作が行われ、
切換信号SWが“0”の時は、全アレイを活性状態にすることができる」ものであることから、本願発明の「第1NANDゲート」及び「第2NANDゲート」、並びに当該両NANDゲートと「行アドレス手段」との配置関係においても共通するものであるといえ、引用例2発明と本願発明は、共にリフレッシュモードを有するDRAMである点で一致することから、引用例1発明の論理回路として当該引用例2発明の回路を採用し、「更に、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の最上位ビットに接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第1NANDゲートと、前記リフレッシュモード信号に接続された第1入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第2入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第2NANDゲートとを有し、
ここで、前記第1NANDゲートの前記出力端子と前記第2NANDゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第2個数の前記メモリセル行に格納されたデータにアドレスするように接続されている」よう構成することは当業者にとって容易である。

次に、上記相違点に伴う効果について検討するに、請求人は、平成18年10月12日付意見書において、次のように主張している。

「確かに、刊行物2に記載されたスイッチ手段44の回路構成は、本願発明の構成と同様のものです。しかし、上述いたしましたように、刊行物2のスイッチ手段44は、ロウアドレスバッファ41及びロウデコーダ42の後段に配置されて、センスアンプ70A、70Bをイネーブルさせるためのものです。
それに対して、本願発明の構成は、デコード回路78中において、各メモリアレイに対応するアドレスデコーダ204A?204Pの前段に配置されています。つまり、リフレッシュモードの際には、全てのアドレスデコーダが駆動されるものの、ノーマルモードの際には選択されない側のバンクのアドレスデコーダは駆動されません。勿論、選択されない側のセンスアンプも駆動されません。
一般的に、本願のDRAMのような半導体では、FET(MOS-FET)のスイッチングの際に多くの電流が流れます。アドレスデコーダは論理回路ですから、デコードのために多くのFETがスイッチングします。そして、その際には多くの電流を消費します。つまり、消費電流の抑制にはセンスアンプだけではなく、アドレスデコーダの動作も制御することが好ましいといえます。
刊行物2のスイッチ手段44は、センスアンプ70A、70Bをイネーブルさせてはいますが、ロウアドレスバッファ41及びロウデコーダ42の後段に配置されているために、アドレスデコーダの制御は行っていません。従って、消費電流の抑制の点で本願発明は、刊行物2よりも優れた構成であるといえます。
そして、本願発明のようなNAND回路をアドレスデコーダの前段に配置するような構成や、それによって消費電流がより抑制可能な点について、刊行物1及び刊行物2には何らの開示もなく、本願発明の動機付けとなるものでもありません。
従って、本願発明は、首記拒絶理由Aによって拒絶されるべきものではないと思料いたします。」(同意見書5ページ8行?30行)

しかしながら、先に行アドレス手段と第1NANDゲート及び第2NANDゲートとの配置関係につき検討したように、実施例として記載された「アドレスデコーダ」と本願発明の「行アドレス手段」とは異なるものであり、上記主張は特許請求の範囲の記載に基づかない主張であって採用の限りではないが、仮に実施例の「アドレスデコーダ」が本願発明の「行アドレス手段」であったとしても、FETのスイッチングに伴う消費電力の増加を避ける効果(この効果自体は、当業者に周知な効果に過ぎないものである。)を求めて、その前段にNANDゲートのような所定の論理回路を設ける程度のことは当業者が容易に想到できるものであり、またそのことによって生じる上記主張の効果も、当業者が普通に想起する範囲を超えるものではない。

5.むすび
したがって、本願発明は、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2006-10-31 
結審通知日 2006-11-02 
審決日 2006-11-15 
出願番号 特願平5-230226
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光、滝谷 亮一、堀江 義隆  
特許庁審判長 大日方 和幸
特許庁審判官 山崎 慎一
和田 志郎
発明の名称 DRAMリフレッシュ装置及び方法  
代理人 北村 修一郎  

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