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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1155991
審判番号 不服2004-16849  
総通号数 90 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-06-29 
種別 拒絶査定不服の審決 
審判請求日 2004-08-12 
確定日 2007-04-12 
事件の表示 特願2000-294983「半導体装置」拒絶査定不服審判事件〔平成14年 4月12日出願公開、特開2002-110918〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本件は平成12年9月27日の出願であって、平成16年7月7日付けで拒絶査定がなされ、これに対し同年8月12日に拒絶査定に対する審判請求がなされたものである。

2.本願発明について
本件の請求項1ないし3に係る発明は、平成16年5月31日提出の手続補正書により補正された特許請求の範囲の請求項1ないし3に記載された事項により特定されるものであって、その請求項1に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。

「シリコン基板と、
このシリコン基板の表面に形成されたDZ層と、
前記シリコン基板の前記DZ層の直下に形成されたBMD領域と、
前記DZ層上に形成され、情報を記憶するメモリセルを有するメモリ部と、
前記DZ層上に形成され、ノイズを発生するノイズ発生部と、
前記メモリ部の前記メモリセルと前記ノイズ発生部との間の前記シリコン基板の表面に形成されたガードリングとを具備してなり、
前記BMD領域のBMD密度が1.0×108 [個/cm3 ]以上、前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上であることを特徴とする半導体装置。」

3.刊行物に記載された発明
刊行物1.特開昭56-155565号公報
本願の出願日前に日本国内において頒布され、原審の拒絶の理由で引用された刊行物である特開昭56-155565号公報には、第1図および第2図と共に以下の事項が記載されている。

「本発明は電荷蓄積機能を有する半導体装置の改良に関する。
・・・この種の半導体装置としては、・・・ダイナミックRAMなどがある。」(第1頁右下欄第6?10行)
「読み出し動作時、基板1周辺のプリチャージ用負荷MOSトランジスタ11を動作させると、そのドレイン8付近に高電界が生じ、ドレイン電圧(VDD)の上昇に伴ない衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子(少数キャリア)の一部は基板1中を拡散して、トランジスタ10に近接したメモリ・セル部6の蓄積電極3下の電位井戸11に流入する。このような不要な少数キャリアの電位井戸11への流入が起こると、メモリ内容の反転が生じ、誤動作を招く等の不都合を生じる。」(第2頁右上欄第6?17行)
「第2図はこの電荷蓄積形半導体装置をダイナミックRAMに適用した断面図であり、図中の21は主表面層に結晶欠陥がないかもしくは少数存在する無欠陥領域22を、内部に多数の結晶欠陥が存在する高密度欠陥領域23を有するp型シリコン基板である。この基板21上には絶縁膜24を介して蓄積電極25が設けられ、かつ該絶縁膜24上には該蓄積電極25と隣接して制御ゲート電極26が設けられ、更に該制御ゲート電極26と隣接する基板21の無欠陥領域22に基板21と反対導電型(n+型)の不純物領域27(ビットライン)が設けられている。このような蓄積電極25、制御ゲート電極26及び不純物領域27によりメモリ・セル部28が構成されている。また、同一基板21のメモリ・セル部28の周辺には周辺回路、例えば基板21の無欠陥領域22に形成されたn+型のソース29、ドレイン30、及び絶縁膜24上に形成されたゲート電極31からなるプリチャージ用負荷MOSトランジスタ32が設けられている。こうした構造のダイナミックRAMによれば、読み出し動作時、基板21周辺のプリチャージ用負荷MOSトランジスタ32を動作させた場合、そのドレイン30付近に高電界が生じ、ドレイン電圧(VDD)の上昇に伴ない衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子(不要キャリア)の一部は基板21中に拡散するが、基板21内部の高密度欠陥領域23の存在により少数キャリアの拡散距離を短かくでき、トランジスタ32に近接したメモリ・セル部28の蓄積電極25下の電位井戸33への不要な少数キャリアの流入を抑制できる。・・・かかる第2図図示のダイナミックRAMにあっては、p型シリコン基板21の表層部に無欠陥領域22を有し、この領域22の深さはシリコン基板21中の酸素濃度及び熱処理条件によりばらつき、数μm?数10μm程度となる。このため、無欠陥領域22内を拡散する小数キャリアは第1図図示の構造と同様、メモリ・セル部28に流入し誤動作を生じる。この誤動作を防止するには周辺回路としてのプリチャージ用負荷MOSトランジスタ32とメモリ・セル部28との距離を誤動作が生じない程度に大きくとる必要があり、基板面積が拡大するという欠点を生じる。」(第2頁左下欄第7行?第3頁左上欄第15行)
「・・・高密度欠陥領域・・・の結晶欠陥密度は1×105/cm2以上、無欠陥領域・・・は結晶欠陥がないかもしくは小数存在するもので、その結晶欠陥密度は1×104/cm2以下であり、かつ無欠陥領域・・・の深さは数μm?数10μmである。」(第3頁右上欄第11?17行)

以上の事項によれば、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されている。

「主表面層に結晶欠陥がないかもしくは少数存在する数μm?数10μmの深さの無欠陥領域と、前記無欠陥領域の直下に多数の結晶欠陥が存在する高密度欠陥領域とを有するシリコン基板と、
前記無欠陥領域上に絶縁膜を介して蓄積電極が設けられ、かつ前記絶縁膜上には前記蓄積電極と隣接して制御ゲート電極が設けられ、更に前記制御ゲート電極と隣接する前記シリコン基板の前記無欠陥領域にビットラインとなる不純物領域が設けられたメモリ・セル部を備え、
前記無欠陥領域上に形成されたソース、ドレイン、及び前記絶縁膜上に形成されたゲート電極からなるプリチャージ用負荷MOSトランジスタが設けられた周辺回路を備えた
ことを特徴とする半導体装置。」

4.対比・判断
本願発明と刊行物発明とを対比する。
(a)本願の願書に最初に添付された明細書または図面(以下、「当初明細書等」という。)の0008段落には「DZ(Denuded Zone)層」と記載され、「Denuded Zone」が、結晶欠陥が無いかもしくは少数存在する領域であることは、当業者にとって明らかであるから、刊行物発明の「主表面層に結晶欠陥が無いかもしくは少数存在する無欠陥領域」は、シリコン基板の主表面層に形成された領域であって、本願発明の「シリコン基板の表面に形成されたDZ層」に相当する。
(b)当初明細書等の0008段落には「・・・BMD(Bulk Micro Defect)密度(以下、<BMD>と表記する。)・・・」と記載され、0020段落には、「BMD領域」について、「・・・BMD領域6の<BMD>は1.×108[個/cm3]以上である・・・」と記載され、0024段落には「・・・BMD領域9中の多数のBMD・・・」と記載されているから、本願発明の「BMD領域」は「BMD(Bulk Micro Defect)」が多数ある領域である。ここで、「BMD(Bulk Micro Defect)」が、シリコン基板内部の「結晶欠陥」を示すことは当業者にとって明らかであるから、刊行物発明の「多数の結晶欠陥が存在する高密度欠陥領域」は、多数の結晶欠陥がある領域であって、本願発明の「BMD領域」に相当する。
(c)刊行物発明の「第1の絶縁膜を介して蓄積電極が設けられ、かつ前記第1の絶縁膜上には前記蓄積電極と隣接して制御ゲート電極が設けられ、更に前記制御ゲート電極と隣接する前記シリコン基板の前記無欠陥領域にビットラインとなる不純物領域が設けられたメモリ・セル」の、「第1の絶縁膜を介して蓄積電極が設けられ、かつ前記第1の絶縁膜上には前記蓄積電極と隣接して制御ゲート電極が設けられ、更に前記制御ゲート電極と隣接する前記シリコン基板の前記無欠陥領域にビットラインとなる不純物領域が設けられ」は、「メモリ・セル」の構造を具体的に特定する記載であり、また、「メモリ・セル」が、情報を記憶するものであることは当業者にとって自明な事項であるから、刊行物発明の「第1の絶縁膜を介して蓄積電極が設けられ、かつ前記第1の絶縁膜上には前記蓄積電極と隣接して制御ゲート電極が設けられ、更に前記制御ゲート電極と隣接する前記シリコン基板の前記無欠陥領域にビットラインとなる不純物領域が設けられたメモリ・セル」は、本願発明の「情報を記憶するメモリセル」に相当する。
さらに、刊行物発明の「第1の絶縁膜を介して蓄積電極が設けられ、かつ前記第1の絶縁膜上には前記蓄積電極と隣接して制御ゲート電極が設けられ、更に前記制御ゲート電極と隣接する前記シリコン基板の前記無欠陥領域にビットラインとなる不純物領域が設けられたメモリ・セル部」は、メモリ・セルが設けられる部分を特定するものであって、本願発明の「情報を記憶するメモリセルを有するメモリ部」に相当する。
(d)刊行物発明の「周辺回路」について、刊行物1には第2図と共に「読み出し動作時、基板21周辺のプリチャージ用負荷MOSトランジスタ32を動作させた場合、そのドレイン30付近に高電界が生じ、ドレイン電圧(VDD)の上昇に伴ない衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子(不要キャリア)の一部は基板21中に拡散する・・・。」(第2頁右下欄第8?14行)、「第2図図示のダイナミックRAMにあっては、p型シリコン基板21の表層部に無欠陥領域22を有し、この領域22の深さはシリコン基板21中の酸素濃度及び熱処理条件によりばらつき、数μm?数10μm程度となる。このため、無欠陥領域22内を拡散する少数キャリアは・・・、メモリ・セル部28bに流入し誤動作を生じる。」(第3頁左上欄第4?11行)と記載されている。ここで、周辺回路のプリチャージ用負荷MOSトランジスタを動作させた際に、「衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子」が、ノイズであることは当業者にとって明らかである。
したがって、刊行物発明の「前記無欠陥領域上に形成されたソース、ドレイン、及び第2の絶縁膜上に形成されたゲート電極からなるプリチャージ用負荷MOSトランジスタが設けられた周辺回路」は、周辺回路がノイズを発生するプリチャージ用負荷MOSトランジスタを備えることであるから、刊行物発明の「前記無欠陥領域上に形成されたソース、ドレイン、及び第2の絶縁膜上に形成されたゲート電極からなるプリチャージ用負荷MOSトランジスタが設けられた周辺回路」は、本願発明の「ノイズを発生するノイズ発生部」に相当する。

よって、本願発明と刊行物発明は、
「シリコン基板と、このシリコン基板の表面に形成されたDZ層と、前記シリコン基板の前記DZ層の直下に形成されたBMD領域と、前記DZ層上に形成され、情報を記憶するメモリセルを有するメモリ部と、前記DZ層上に形成され、ノイズを発生するノイズ発生部を具備する半導体装置」
である点で一致し、次の点で相違している。

相違点1
本願発明は「前記メモリ部の前記メモリセルと前記ノイズ発生部との間の前記シリコン基板の表面に形成されたガードリング」を備えるのに対して、
刊行物発明は、「メモリ・セル部」と「周辺回路」の間にガードリングを備えない点。

相違点2
本願発明は、「前記BMD領域のBMD密度が1.0×108 [個/cm3 ]以上、前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上である」のに対して、
刊行物発明は「無欠陥領域の幅」が「数μm?数10μm」であるが、「高密度欠陥領域」の単位堆積あたりの結晶欠陥の密度が明らかでない点。

[相違点1について]
前記「4.対比・判断」の「(d)」で検討したように、刊行物発明において周辺回路のプリチャージ用負荷MOSトランジスタを動作させた際に、「衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子」は、ノイズであるから、刊行物1の、周辺回路の「プリチャージ用負荷MOSトランジスタ32を動作させた場合、そのドレイン30付近に高電界が生じ、ドレイン電圧(VDD)の上昇に伴ない衝突電離現象(インパクト・イオン化現象)が起こ」ること(第2頁右下欄第8?12行)、及び「・・・無欠陥領域22内を拡散する小数キャリアは・・・、メモリ・セル部28bに流入し誤動作を生じる。この誤動作を防止するには・・・」(第3頁左上欄第9?12行)との記載は、それぞれ周辺回路で発生したノイズが、メモリ・セル部に流入すると誤動作が生じること、及び誤動作を防止する必要性があることと技術的に同等である。
一方、ノイズの伝搬を防ぐための手段として、ノイズによって影響を受ける回路部と、ノイズを発生する回路部との間の基板表面にガードリングを設けることは、例えば特開平11-214654号公報の0096段落?0097段落、0104段落(「ガードリングGRD」)及び第10図(「GRD」)、特開平4-53255号公報の第3頁右上欄第6行?同頁左下欄第5行(「ガードリング用のウエル31」)及び第2図、特開昭63-34972号公報の特許請求の範囲(「ガードバンド」)、第1頁左下欄第18行?同頁右下欄第2行にも記載があるように従来周知の技術であるから、刊行物発明のノイズ発生部である周辺回路と、ノイズによって影響を受けるメモリ・セル部との間の基板表面に、誤動作防止のために従来周知のガードリングを設けることは当業者が何ら困難性なくなし得ることである。

[相違点2について]
(a)当初明細書等の0022段落と図3および0030段落と図6の記載によれば、「<BMD>≧1.×108 [個/cm3 ]、Log10(<BMD>)/(WDZ)≧0.2の領域では、データ化けが発生していないことが分かる。」としている。
(b)しかし、当初明細書等の図3の「データ化け有り」と「データ化け無し」の点を検討した場合、「Log10(<BMD>)/(WDZ)=0.2」の線を画定するには、境界部における「データ化け無し」と「データ化け有り」の点の数が少なすぎるため、一概に「Log10(<BMD>)/(WDZ)=0.2」の線で領域を分けることはできない。また、<BMD>とWDZとの関係についても、「Log10(<BMD>)/(WDZ)」の他に、例えば、(b1)曲線を設定することによって「データ化け無し」と「データ化け有り」の点を分けること、(b2)「Log10(<BMD>+A)/(WDZ)=B(ここで、A、Bは任意の定数)」のように、定数A、Bを適宜設定した式によって「データ化け無し」と「データ化け有り」の点を分けること、(b3)「<BMD>[個/cm3]=1.E+08」という条件で「データ化け無し」と「データ化け有り」の点を分けるならば、DZ幅(横軸)に対して垂直な直線を引くこともできる。
(c)したがって、「Log10(<BMD>)/(WDZ)=0.2」という直線によって下限が設定される領域、即ち、本願発明の「前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上である」という関係によって設定される領域に臨界的な意味があるとは認められない。
(d)さらに、BMD密度の下限値について検討すると、BMD密度の下限値で、「データ化け有り」の点を除くのであれば、図6については、「<BMD>[個/cm3]」の値を、1E+08と1E+09の間、例えば、4E+08で区切ることもできるから「1.E+08」というBMD密度の下限値にも臨界的な意味を見いだすことはできない。
(e)以上のとおりであるから、本願発明の「BMD領域のBMD密度が1.0×108 [個/cm3 ]以上、前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上である」という「BMD領域のBMD密度」と「DZ層の幅の値」の関係に、特段の臨界的な意味があるとは認められない。
(f)したがって、本願発明の課題を解決するために必要な「BMD領域のBMD密度」と「DZ層の幅の値」は、「BMD領域のBMD密度が1.0×108 [個/cm3 ]以上、前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上である」という「BMD領域のBMD密度」と「DZ層の幅の値」の関係によって特定される必然性はなく、図3の斜線で示される領域内の「データ化け無し」の点がある領域に「BMD領域のBMD密度」と「DZ層の幅の値」の両者があれば良いものと認める。
(g)さらに、ガードリングの形状、サイズや不純物濃度等が異なれば、「メモリ部」と「ノイズ発生部」の間の距離等が変化するため、当初明細書等の図3や図6に示された結果とは、異なる結果が得られると認められる。即ち、一般的に、ガードリングのサイズ等が大きい場合や、ガードリングがノイズ発生部(またはメモリ部)を囲む場合は、ノイズ発生部で発生したノイズがメモリ部へ伝搬し難くなるため、データ化けが生じにくくなると認められるから、当初明細書等の図3、図6で示されている「データ化け有り」の点と「データ化け無し」の点は、ガードリングが特定の形状、特定のサイズや特定の不純物濃度を備えた場合に限られると認められる。しかし、本願発明は、ガードリングの形状、サイズや不純物濃度等の限定はないから、この点においても「BMD領域のBMD密度が1.0×108 [個/cm3 ]以上」、「前記DZ層の幅の値[μm]に対する、前記BMD領域のBMD密度[個/cm3 ]の常用対数が0.2以上である」という関係に特段の臨界的な意味があるとは認められない。
(h)一方、刊行物発明は、「数μm?数10μmの深さの無欠陥領域」を備えており、当初明細書等のデータ化けの無い試料の「DZ幅」の値である10から40μmを含んでいる。
(i)また、刊行物1には、「・・・基板21周辺のプリチャージ用負荷MOSトランジスタ32を動作させた場合、そのドレイン30付近に高電界が生じ、ドレイン電圧(VDD)の上昇に伴ない衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子(不良キャリア)の一部は基板21中に拡散するが、基板21内部の高密度欠陥領域23の存在により・・・トランジスタ32に近接したメモリ・セル部28の蓄積電極25下の電位井戸33への不要な小数キャリアの流入を抑制できる。」(第2頁右下欄第8?19行)と記載され、プリチャージ用負荷MOSトランジスタが動作する際、衝突電離現象(インパクト・イオン化現象)が起こり、これによって発生した電子による誤動作を防止すること、即ち、プリチャージ用負荷MOSトランジスタが動作する際のノイズによる誤動作を防止することが課題として記載されている。
(j)そして、刊行物1には、第3頁右上欄第11?12行に「・・・高密度欠陥領域・・・の結晶欠陥密度は1×105/cm2以上」との例示もあるから、周辺回路にあるプリチャージ用負荷MOSトランジスタの動作時のノイズによる誤動作を防止するために、刊行物発明の「数μm?数10μmの深さの無欠陥領域」に対応して、その中で、最も効果のあるBMD密度(欠陥密度)の値を適宜設定することによって、刊行物発明の無欠陥領域の深さと高密度欠陥領域の結晶欠陥密度を共に当初明細書等の図3の「データ化け無し」としている斜線部の領域内にあるようにすることは、当業者が容易になし得ることである。

したがって、本願発明は、刊行物1に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

5.むすび
以上のとおり、本願の請求項1に係る発明は、刊行物1に記載された発明および周知技術から、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないから、本願は、請求項2ないし3に係る発明について検討するまでもなく、拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2007-02-09 
結審通知日 2007-02-13 
審決日 2007-02-26 
出願番号 特願2000-294983(P2000-294983)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 河合 章
特許庁審判官 長谷山 健
今井 拓也
発明の名称 半導体装置  
代理人 村松 貞男  
代理人 中村 誠  
代理人 河野 哲  
代理人 鈴江 武彦  
代理人 橋本 良郎  

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