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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F 審判 査定不服 5項独立特許用件 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1158431 |
| 審判番号 | 不服2004-14583 |
| 総通号数 | 91 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-07-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-07-13 |
| 確定日 | 2007-05-31 |
| 事件の表示 | 平成 7年特許願第 19573号「シリアルデータ通信装置」拒絶査定不服審判事件〔平成 8年 8月20日出願公開、特開平 8-212154〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成7年2月7日の出願であって、平成15年10月30日付けの拒絶の理由の通知に対して、その指定された期間内の平成16年1月5日付けで意見書及び手続補正書が提出されたが、同年6月15日付けで拒絶の査定がなされ、同年7月13日に拒絶査定に対する審判請求がなされるとともに、同年8月11日付けで手続補正がなされたものである。 第2.平成16年8月11日付けの手続補正について [結論]平成16年8月11日付けの手続補正(以下、「本件補正」という。)を却下する。 その理由は以下のとおり。 [理由] (1)補正後の本願発明 本件補正により、特許請求の範囲の請求項1は、 「シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、 上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記識別データの一部が複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットとされること、及び、上記複数の集積回路形成部の夫々が、上記データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むことを特徴とするシリアルデータ通信装置。 」 と補正された。 上記補正は請求項1に係る発明を特定するために必要な事項である「識別データ」について、平成16年1月5日付けの手続補正書の請求項2に記載された「ビットシフト検出ビットに加え、ビット誤り検出ビットを含んで構成されること」との限定を付加するとともに、「ビット誤り検出ビット」について「ビットシフト検出ビットに含まれない」との限定を付加し、「ビットシフト検出ビット」について「複数の」との限定を付加するものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の前記請求項1に係る発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。 (2)刊行物の記載 原査定の拒絶の理由に引用された特開平4-287150号公報(平成4年10月12日出願公開。以下、「刊行物1」という。)には、同期式シリアルバス方式に関して、図面と共に、以下の事項が記載されている。 a.クロック伝送ライン,マスター装置から複数のスレーブ装置へのデータを伝送する第1のデータ伝送ライン,スレーブ装置からマスター装置へのデータを伝送する第2のデータ伝送ラインおよび制御信号伝送ラインを介して,マスター装置と複数のスレーブ装置が接続され,各スレーブ装置にはそれぞれデバイスアドレスが設定され,マスター装置は,制御信号を制御信号伝送ラインに出力し,クロックをクロック伝送ラインに出力するとともに,第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを送出し,複数のスレーブ装置のそれぞれは該送出された制御信号およびクロックに応答してシリアルデータを受信し,デバイスアドレスの一致したスレーブ装置が受信したデータを上記第2の伝送ラインを介してマスター装置に受信データを送出することを特徴とする同期式シリアルバス方式。(公報、第2頁、第1欄、第2乃至17行、「特許請求の範囲【請求項1】」の記載。) b.図2に図1に示したマスター装置1の回路構成を示す。図において,マスター装置1は,図示しない演算制御ユニット(CPU),RAM,ROMなどを含む制御ユニット11,クロックCLKを発生するクロック発生器12,スレーブ装置3,4に送出するデータを一時的に保存するシフトレジスタ13,スレーブ装置3,4側からの送信データを一時的に保存するシフトレジスタ14を有している。(公報、第3頁、第3欄、第40乃至47行、段落【0007】の記載。) c.図3に図1に示した第1のスレーブ装置3の回路構成を示す。同図において,第1のスレーブ装置3は,上記マスター装置1内の制御ユニット11と同様の回路構成の制御ユニット32,ケーブル2Aを介して入力されるクロックCLKに応じてマスターアウト信号MOSIを入力するシフトレジスタ31,デコーダ33,および,バッファ回路34を有している。(公報、第3頁、第4欄、第11乃至17行、段落【0008】の記載。) d.制御信号CTRLが「ロー」レベルの状態において,マスター装置1内の制御ユニット11はシフトレジスタ13を介して,マスターアウト信号MOSIとして,デバイスアドレスADR1およびデータDATA1を順次,ケーブル2Bに出力する。第1のスレーブ装置3内のシフトレジスタ31はクロックCLKに応じてデバイスアドレスADR1およびデータDATA1を入力する。(公報、第3頁、第4欄、第45行乃至第4頁、第5欄、第2行、段落【0010】の記載。) ここで、刊行物1の記載a乃至cをみると、「スレーブ装置」は、演算制御ユニット(CPU)を含む制御ユニットを有している。 また、刊行物1の記載a及びdをみると、マスター装置は、スレーブ装置のデバイスアドレスとシリアルデータとを、順次送出している。 また、刊行物1の記載a及びdをみると、スレーブ装置は、スレーブ装置制御信号およびクロックに応答してデバイスアドレスとシリアルデータを受信している。 これらの記載事項によると、刊行物1には、次の発明(以下、「刊行物1記載発明」という。)が記載されていると認められる。 「クロック伝送ライン,マスター装置から複数の演算制御ユニット(CPU)を含んだスレーブ装置へのデータを伝送する第1のデータ伝送ライン,スレーブ装置からマスター装置へのデータを伝送する第2のデータ伝送ラインおよび制御信号伝送ラインを介して,マスター装置と複数のスレーブ装置が接続され,各スレーブ装置にはそれぞれデバイスアドレスが設定され,マスター装置は,制御信号を制御信号伝送ラインに出力し,クロックをクロック伝送ラインに出力するとともに,第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し,複数のスレーブ装置のそれぞれは該送出された制御信号およびクロックに応答してデバイスアドレスとシリアルデータを受信し,デバイスアドレスの一致したスレーブ装置が受信したデータを上記第2の伝送ラインを介してマスター装置に受信データを送出することを特徴とする同期式シリアルバス方式」 特開平3-73635号公報(平成3年3月28日出願公開。以下、「刊行物2」という。)には、スペクトラム拡散通信方式に関して、図面と共に、以下の事項が記載されている。 e.第1図(a)に示すように、通信パケット構成におけるASフィールドは同期捕捉用データであり、例えば連続した248ビットの“1”のデータによって構成されている。(公報、第3頁、左上欄、第8乃至11行の記載。) f.また、通信パケットのSAフィールド及びDAフィールドはそれぞれマスター局アドレス及びスレーブ局アドレスを示し、各フィールドは、第1図(b)に示すように、スタートビットとビット0?ビット7の1バイトアドレスデータとパリティビット及びストップビットより構成される。(公報、第3頁、左上欄、第16行乃至右上欄、第2行の記載。) 特開平6-216911号公報(平成6年8月5日出願公開。以下、「刊行物3」という。)には、通信方法に関して、図面と共に、以下の事項が記載されている。 g.図1のフレームフォーマットは、スタートビットSB、同期フィールドSYN、マスタアドレスフィールドMA、制御フィールドCF、スレーブアドレスフィールドSA、第1のACKフィールドAK1、スレーブレジスタフィールドRA、データフィールドDT、及び第2のACKフィールドAK2で構成されている。(公報、第5頁、第8欄、第37乃至43行、段落【0018】の記載。) h.SBに続いて、同期フィールドSYNは2ビットの論理“0”からなり、送受信クロック周期及び位相を指定するフィールドである。(公報、第6頁、第9欄、第1乃至3行、段落【0019】の記載。) i.スレーブアドレスフィールドSAは、マスタが送受信を宣言する対象の端末を、即ちスレーブとして指定するフィールドで、8ビットのアドレスデータとパリティビットとからなる。(公報、第6頁、第9欄、第13乃至16行、段落【0019】の記載。) (3)対比 本願補正発明と刊行物1記載発明とを比較すると、刊行物1記載発明の「同期式シリアルバス方式」は、本願発明の「シリアルデータ通信装置」に相当する。 また、刊行物1記載発明の「第1のデータ伝送ライン」は、マスター装置から複数のスレーブ装置へのデータを伝送し、マスター装置が、第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出するから、本願補正発明の「データ通信路」に相当する。 また、刊行物1記載発明の「マスター装置」は、マスター装置が、第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを送出するから、本願補正発明の「シリアルデータについてのデータ通信路への送出を行う制御ユニット」に相当する。 また、刊行物1記載発明の「スレーブ装置」は、演算制御ユニット(CPU)を含んでいるから、本願補正発明の「集積回路形成部」に相当する。 また、刊行物1記載発明の「デバイスアドレス」と「シリアルデータ」とをあわせたものは、マスター装置が、スレーブ装置のデバイスアドレスとシリアルデータを順次送出するから、本願補正発明の「制御ユニットからデータ通信路に送出されるシリアルデータ」に相当する。 また、刊行物1記載発明の「シリアルデータ」は、マスター装置が、第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し、複数のスレーブ装置のそれぞれは該送出されたシリアルデータを受信し、デバイスアドレスの一致したスレーブ装置が受信したデータを第2の伝送ラインを介してマスター装置に受信データを送出するから、本願補正発明の「制御データ」に相当する。 また、刊行物1記載発明の「デバイスアドレス」は、各スレーブ装置にそれぞれ設定されているから、本願補正発明の「固有の識別符号」に対応し、「予め割り当てられる」ものである。 また、刊行物1記載発明の「デバイスアドレス」は、マスター装置が、制御信号を制御信号伝送ラインに出力し、クロックをクロック伝送ラインに出力するとともに、第1のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し、複数のスレーブ装置のそれぞれは該送出されたデバイスアドレスを受信しているから、本願補正発明の「冒頭部分に配されて識別符号をあらわす識別データ」及び「データ通信路を通じて到来した識別データがあらわす識別符号」にも対応する。 また、刊行物1記載発明の「スレーブ装置」は、送出された制御信号及びクロックに応答してデバイスアドレスとシリアルデータを受信し、デバイスアドレスの一致したスレーブ装置が受信したデータを上記第2の伝送ラインを介してマスター装置に受信データを送出するから、本願補正発明の「複数の集積回路形成部の夫々が、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むこと」とは、「複数の集積回路形成部の夫々が、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作する」点、及び「到来したシリアルデータにおける識別データに続く制御データを取り込むこと」を備える点で一致する。 したがって、両者の発明の一致点、相違点は以下のとおりである。 [一致点] 「シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、 上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記複数の集積回路形成部の夫々が、上記データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作し、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むことを特徴とするシリアルデータ通信装置」である点。 [相違点1] 本願補正発明では、識別データの一部が複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットとされるのに対し、刊行物1記載発明では、識別データがアドレスのみで複数のビットシフト検出ビット及び該ビットシフト検出ビットを含まない点。 [相違点2] 到来したシリアルデータにおける識別データに続く制御データを取り込むことが、本願補正発明では、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するときであるのに対し、刊行物1記載発明では受信したときである点。 (4)判断 [相違点1]について アドレスをデータ通信路に送出する際に、信頼性を向上させるために、アドレスに同期に用いる複数のビット(本願発明における「複数のビットシフト検出ビット」に相当)及びパリティビット(本願発明における「ビットシフト検出ビットに含まれないビット誤り検出ビット」に相当)を付加することは、本願出願前周知技術である。 この点は、刊行物2の記載e及びfによる「通信パケット構成」として「ASフィールドは同期捕捉用データであり、例えば連続した248ビットの“1”のデータによって構成されて」おり、「通信パケットのDAフィールドはスレーブ局アドレスを示し、スタートビットとビット0?ビット7の1バイトアドレスデータとパリティビット及びストップビットより構成される」点の記載、及び、刊行物3の記載g乃至iによる「フレームフォーマット」として「同期フィールドSYN」「スレーブアドレスフィールドSA」で構成され、「同期フィールドSYNは2ビットの論理“0”からなり」、「スレーブアドレスフィールドSAは、8ビットのアドレスデータとパリティビットとからなる」点の記載を参照。 したがって、刊行物1記載発明のデバイスアドレスの信頼性を向上させるために、上記周知技術を適用して、デバイスアドレスに近接して上記複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットを付加して、識別データの一部を複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットとして、本願発明を構成することは当業者が適宜なし得る設計事項にすぎない。 [相違点2]について 刊行物1記載発明においても、スレーブ装置は、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作して、取り込んだ制御データをマスター装置に送出するから、該制御データを取り込むタイミングを、受信したときに代えて、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するときとすることは当業者が適宜なし得る設計事項にすぎない。 そして、本願発明の作用効果も、刊行物1記載発明及び上記周知技術から当業者が予測できる範囲のものである。 したがって、本願補正発明は、刊行物1記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 (5)むすび 以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、特許法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 よって、結論のとおり決定する。 第3.本願発明について 1.本願発明 平成16年8月11日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明は、同年年1月5日付けの手続補正書の請求項1に記載された事項により特定される、以下のとおりのものである。 「【請求項1】シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、 上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記識別データの一部がビットシフト検出ビットとされること、及び、上記複数の集積回路形成部の夫々が、上記データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むことを特徴とするシリアルデータ通信装置。」 2.刊行物の記載 刊行物1記載発明及び周知技術は、前記「第2.(2)」で述べたとおりである。 3.対比・検討 本願発明は、前記「第2.(1)」で検討した本願補正発明から 「識別データ」の限定事項である「ビットシフト検出ビットに加え、ビット誤り検出ビットを含んで構成されること」との構成、「ビット誤り検出ビット」の限定事項である「ビットシフト検出ビットに含まれない」との構成、「ビットシフト検出ビット」の限定事項である「複数の」との構成を省いたものである。 そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「第2.(4)」に記載したとおり、刊行物1記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものである。 第4.むすび 以上のとおり、本願発明は、刊行物1記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-03-28 |
| 結審通知日 | 2007-04-03 |
| 審決日 | 2007-04-16 |
| 出願番号 | 特願平7-19573 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
P 1 8・ 575- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 五十嵐 努、西出 隆二 |
| 特許庁審判長 |
川嵜 健 |
| 特許庁審判官 |
小林 正明 重田 尚郎 |
| 発明の名称 | シリアルデータ通信装置 |
| 代理人 | 神原 貞昭 |