ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F 審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1159214 |
| 審判番号 | 不服2004-23151 |
| 総通号数 | 92 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-08-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-11-11 |
| 確定日 | 2007-06-14 |
| 事件の表示 | 平成 9年特許願第 83636号「メモリ排他制御方法」拒絶査定不服審判事件〔平成10年10月23日出願公開、特開平10-283329〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成9年4月2日の出願であって、平成16年7月8日付けで拒絶の理由が通知され、同年9月10日付けで手続補正がなされたものの、同年10月4日付けで拒絶の査定がなされた。その後、同年11月11日に拒絶査定不服審判請求がなされ、同年12月13日付けで手続補正がなされたものである。 2.平成16年12月13日付け手続補正についての補正却下の決定 [補正却下の決定の結論] 平成16年12月13日付けの手続補正を却下する。 [理由] (1)平成16年12月13日付け手続補正により、特許請求の範囲は、 「【請求項1】 第1の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第1の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第1の記憶装置及び前記共有記憶装置へのアクセスが可能で、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第1の記憶装置に転送する第1のプロセッサと、前記第1のプロセッサから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第1のプロセッサから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備えた情報処理装置。 【請求項2】 バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた請求項1記載の情報処理装置。 【請求項3】 前記バス制御アクセス許可フラグは、前記第1のプロセッサとは別の第2のプロセッサが第2の記憶装置から前記共有記憶装置へプログラムを転送している間はOFFに設定し、その転送が終了した後はONに設定することにより、前記第1のプロセッサが前記共有記憶装置へのアクセスを可能とする制御を行うことを特徴とする請求項2記載の情報処理装置。 【請求項4】 前記バス制御アクセス許可フラグがONのときは前記共有記憶装置から前記第1の記憶装置へプログラムを転送するプログラム転送手段を備えたことを特徴とする請求項2記載の情報処理装置。 【請求項5】 前記第2の記憶装置は、転送すべきプログラムのサイズ、転送元の記憶装置上の先頭アドレス、転送先の記憶装置上の先頭アドレスといった情報が格納されたオーバーレイテーブルと、前記オーバーレイテーブルから前記情報を取得するオーバーレイテーブル検出手段と、その取得した情報をもとに転送元の記憶装置から転送先の記憶装置へプログラムを転送する転送手段とを備えたことを特徴とする請求項3記載の情報処理装置。 」 から、 「【請求項1】 第1の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第1の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第1の記憶装置及び前記共有記憶装置へのアクセスが可能なCPUによって、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第1の記憶装置に転送する第1のプロセッサと、前記第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第1のプロセッサのCPUから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備え、前記プログラムを前記共有記憶装置から前記第1の記憶手段に転送している時、前記フラグが前記第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するように設定されていることを特徴とする情報処理装置。 【請求項2】 バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた請求項1記載の情報処理装置。 【請求項3】 前記バス制御アクセス許可フラグは、前記第1のプロセッサとは別の第2のプロセッサが第2の記憶装置から前記共有記憶装置へプログラムを転送している間はOFFに設定し、その転送が終了した後はONに設定することにより、前記第1のプロセッサが前記共有記憶装置へのアクセスを可能とする制御を行うことを特徴とする請求項2記載の情報処理装置。 【請求項4】 前記バス制御アクセス許可フラグがONのときは前記共有記憶装置から前記第1の記憶装置へプログラムを転送するプログラム転送手段を備えたことを特徴とする請求項2記載の情報処理装置。 【請求項5】 前記第2の記憶装置は、転送すべきプログラムのサイズ、転送元の記憶装置上の先頭アドレス、転送先の記憶装置上の先頭アドレスといった情報が格納されたオーバーレイテーブルと、前記オーバーレイテーブルから前記情報を取得するオーバーレイテーブル検出手段と、その取得した情報をもとに転送元の記憶装置から転送先の記憶装置へプログラムを転送する転送手段とを備えたことを特徴とする請求項3記載の情報処理装置。」 と補正された。 上記請求項1についての補正は、発明を特定する事項である「バス制御アクセス許可フラグ」を用いる態様が、「前記プログラムを前記共有記憶装置から前記第1の記憶手段に転送している時、前記フラグが前記第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するように設定されている」ことに限定されるものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。 また、上記補正は出願当初の明細書に記載された事項の範囲内でなされており、特許法第17条の2第3項の規定する要件を満たすものである。 そこで、本件手続補正後の上記請求項1に係る発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下に検討する。 (2)引用文献 原査定の拒絶の理由に引用された特開平3-111961号公報(以下、「引用文献1」という。)には、図面と共に以下の事項が記載されている。 A.「〔産業上の利用分野〕 本発明は、複数のCPUからなるマルチCPUシステムに係り、さらに詳しくは、メインCPUとサブCPUとよりなるマルチCPUのプログラムロード方式に関する。」(公報2頁左上欄4行?8行) B. 「 〔実 施 例〕 以下図面を用いて本発明の詳細な説明する。 第2図は本発明の実施例のシステム構成図、第3図は本発明の実施例の各CPUの実行処理の説明図である。 メイン(MAIN)CPUIOのバス11にはROM12、RAM13、共通RAM16と、インタフェース14を介しメモリカード15が接続している。また、サブCPU1Bのバス17にはRAM19と共通RAM16が接続している。ROM12には、丸イ(丸囲い文字をこのように表記し、以下、同様に表記する。)図示しない制御装置を制御するメインCPU10のプログラム、丸ロ サブCPUl8がメインCPUl0からのプログラムをRAM19にロードするためのブートプログラム、丸ハ メインCPUがサブCPUにロードすべきメインCPUのブートプログラムを記憶している。 メインCPUl0が電源投入時に実行開始すると、まずROM12内のサブCPUのブートプログラムを共通RAM16に格納する処理を実行する(丸1)。この処理によって共通RAM16にはサブCP018が実行すべきブートプログラムが格納される。共通RAM16はメインCPUl0内のメモリ空間上、さらにはサブCPU1Bのメモリ空間上にそれぞれ共通に存在するメモリであり、サブCPU18がリセット後実行すべきアドレス上に前述のブートプログラムが格納される。 このブートプログラムの共通RAM16への格納時には、メインCPUl0からサブCPU18へはリセット信号が加わっており、サブCPUは18リセツト状態となっている(丸2)。そしてブートプログラムが共通RAM16内にロード終了した時点で、サブCPU18のリセットを解除する。 共通RAM16には前述したように、サブCPU18がリセット解除後実行すべきアドレスに(共通RAM内のロードしたアドレス)にブートプログラムはロードされているので、サブCPU18はこのロードプログラムを実行する。 このブートプログラム実行において、ブートすべきプログラムをサブCPU1Bは共通RAMIG内のブートプログラム以外の領域を用いて行う。 共通RAM16の一部に前述したブートプログラムが格納されている。すなわち、まずメインCPUl0からメモリカード15内に格納されているサブCPUI 8が実行すべきプログラムをインタフェース14を介して読み出し(丸3)、共通RAM16に格納する。共通RAM16に格納されたサブCPU18が実行すべきプログラムをサブCPU18(ブートプログラム実行によって)は読み出し、サブCPUI 8が有するRAM19にロードする(丸4)。この共通RAM16はサブCPU18が専有しているRAM19の容量より小さくてもよく、例えばサブCPU18が実行すべきプログラムの容量が共通RAM16より大きい場合には、メインCPUl0がメモリカードからインタフェース14を介してプログラムの一部を読み出して共通RAMに格納し、その格納したプログラムをサブCPU18がRAM19に格納する手順を複数行い、目的のプログラムをRAM19にロードする。」(公報3頁右上欄16行?4頁左上欄16行) 以上の記載から、引用文献1には次の発明(以下、「引用発明」という。)が記載されている。 RAM19と、メインCPUとサブCPUからアクセスが可能で、前記RAM19へ転送されるサブCPUが実行すべきプログラムが一時的に格納される共通RAMと、前記RAM19及び前記共通RAMへのアクセスが可能なCPUによって、バス17を介して、前記共通RAMに格納されているサブCPUが実行すべきプログラムを前記RAM19に転送するサブCPUと、サブCPUはリセットを解除された後に、前記サブCPUが実行すべきプログラムを前記共通RAMから前記RAM19に転送するマルチCPU また、原査定の備考欄で引用された特開平7-36843号公報(以下、引用文献2」という。)には、共通メモリのアクセス競合を避ける技術として以下の事項が図面と共に記載されている。 C.「【0004】 【従来の技術】図8は従来例のマルチプロセッサ装置のブロック図である。図8にて、プロセッサ1’?n’に共通で、装置立ち上げ時に必要なIPLデータは記憶手段10に記憶されている。 【0005】記憶手段10よりIPLデータを読出し、例えばプロセッサ1’のローカルメモリ21に書き込むには、プロセッサユニット20よりのアドレス信号及びリード信号を、双方向バッファ71,共通バス80を介して記憶手段10に送り、IPLデータを読出し共通バス80に出力させ、双方向バッファ71を介してプロセッサユニット20内に読込み、次サイクルでローカルメモリ21に書き込ませる。 【0006】しかし記憶手段10は1個で、プロセッサは1’?n’とn個あるので、各プロセッサ1’?n’が記憶手段10よりIPLデータを読出し、ローカルメモリ21にIPLデータを書き込むには、読出しが競合しないように順番に行わねばならない。 【0007】又例えばプロセッサ1’が、各プロセッサ間の動作の同期をとる等の為に、各プロセッサが共通に使用する共通メモリ12のある領域のセマフォ・フラグを獲得し、セマフォ・フラグを立て、共通メモリ12の該領域をアクセスし、完了するとセマフォ・フラグを落とし、共通メモリ12の該領域を、他のプロセッサがセマフォ・フラグを獲得しアクセス出来るようにしている。」 上記Cの記載によれば、マルチプロセッサが共通バスを介して共通メモリ使用する際の競合を避けるために、セマフォ・フラグを設け、セマフォ・フラグを獲得したプロセッサが共通メモリのアクセスを許可されるようにしたアクセス制御方法は周知のことである。(以下、「共通メモリアクセス時の周知事項」という。) (3)対比 本願補正発明と引用発明とを対比すると、 引用発明における「RAM19」「メインCPUとサブCPU」「サブCPUが実行すべきプログラム」「共通RAM」「バス17」「サブCPU」は、それぞれ、本願補正発明における「第1の記憶装置」「複数のプロセッサ」「プログラム」「共有記憶装置」「データバス」「第1のプロセッサ」に相当する。 引用発明では、サブCPUはリセットを解除された後に、サブCPUが実行すべきプログラムを前記共通RAMから前記RAM19に転送しているから、サブCPUが共通メモリをアクセスする機構を有しているとみることができる。従って、本願補正発明と引用発明とは、第1のプロセッサから共有記憶装置をアクセスする機構を有する点で一致している。 また、本願補正発明の「情報処理装置」は、引用発明の「マルチCPU」を含む概念のものである。 よって、本願補正発明と引用発明とは、 第1の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第1の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第1の記憶装置及び前記共有記憶装置へのアクセスが可能なCPUによって、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第1の記憶装置に転送する第1のプロセッサと、第1のプロセッサから共有記憶装置をアクセスする機構を有する情報処理装置 である点で一致し、次の点で相違する。 相違点1 第1のプロセッサから共有記憶装置をアクセスする機構が、本願補正発明では、第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第1のプロセッサのCPUから前記共有記憶装置へのアクセス制御を行うバス制御手段であり、前記プログラムを前記共有記憶装置から前記第1の記憶手段に転送している時、前記フラグが前記第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するように設定されるものであるのに対し、引用発明では、どのような機構であるが明記されていない点 (4)検討 相違点1について 引用文献1においては、引用発明のシステム構成図が図2に示され、引用発明の各CPUの実行処理の説明が図3に示されている。そして、ここにおいて示されるシステム構成は、発明を説明するための概略的な説明図であり、共通メモリアクセス機構は示されていないが、引用発明の共通RAMは、メインCPUとサブCPUの双方からアクセスされるものであり、このような共通記憶装置をアクセスするものにおいてはアクセス競合をさけるために何らかのアクセス調停手段を持つことが一般的である。上記2.(2)において、引用文献2から共通メモリアクセス時の周知事項として認定したように、セマフォ・フラグは共通記憶装置へのアクセスを許可するフラグであり、また、共通記憶装置をアクセスするためには共通バスを使用する必要があるから、セマフォ・フラグはバス制御のためのフラグと言って良いものである。そして、セマフォ・フラグを獲得したプロセッサが共通記憶装置をアクセスし、アクセスが終了したらセマフォ・フラグを落とすものであるから、セマフォ・フラグは、データ転送中はアクセスを許可するように設定されていることになる。 従って、相違点1は共通記憶装置をアクセスする際に用いる周知のアクセス競合手段の機能に起因するものであり、相違点1を格別のものとすることはできない。 なお、一般の競合処理においては、複数の要求元に対して、アクセスを許可した要求元に許可フラグ(セマフォ・フラグ)を与えるものである。これに対し、本願の発明の詳細な説明及び請求項3を参酌すると、アクセス許可フラグは第2のプロセッサが設定し、これに基づき第1のプロセッサがアクセス許可されるようにも見える。しかしながら、請求項1に記載されたバス制御アクセス許可フラグの態様は、上述の構成を特定するものになっておらず、アクセス競合回避のための周知の調停回路のものと差異がないものである。また仮に、アクセス許可フラグは第2のプロセッサが設定し、これに基づき第1のプロセッサがアクセス許可されるものであったとしても、そのような制御の態様は原査定の備考欄で引用された特公平2-4936号公報に記載されているところである。すなわち、メインプロセッサが選択回路内のアクセスモード指示フラグ情報保持レジスタに共通メモリアクセスモード情報をセットすると、サブプロセッサは所定アドレスをアクセスしたときにメインプロセッサ側に存在する共通メモリをアクセス可能になっている。 更に本願のバス制御アクセス許可フラグについて言えば、請求項2において、「バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた」とされているが、出願当初の明細書又は図面には、「転送終了設定手段がバス制御アクセス許可フラグONを設定する。」「バス制御アクセス許可装置が、バス制御アクセス許可フラグを参照し」と記載されているように、バス制御アクセス許可フラグの機能が説明されているだけであり、インターフェースがフラグを格納するレジスタを有する構成は記載されていない。 したがって、本願補正発明は、引用文献1に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (5)むすび よって、上記手続補正は、特許法第17条の2第5項で準用する同法第126条第5項の規定に違反するものであり、特許法第159条第1項で準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明について 平成16年12月13日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明は、平成16年9月10日付け手続補正書の特許請求の範囲の請求項1に記載された次のとおりのものである。 「【請求項1】 第1の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第1の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第1の記憶装置及び前記共有記憶装置へのアクセスが可能で、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第1の記憶装置に転送する第1のプロセッサと、前記第1のプロセッサから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第1のプロセッサから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備えた情報処理装置。」 4.引用文献 これに対して、原査定の拒絶の理由に引用された引用文献とその記載事項は、上記2.(2)に記載したとおりである。 5.対比・判断 本願発明は、上記2.で検討したように本願補正発明における、「バス制御アクセス許可フラグ」を用いる態様が、「前記プログラムを前記共有記憶装置から前記第1の記憶手段に転送している時、前記フラグが前記第1のプロセッサのCPUから前記共有記憶装置へのアクセスを許可するように設定されている」とする限定を除いたものである。 そうすると、本願発明の構成要件を全て含み、さらに本願発明の構成要件に限定を加えたものに相当する本願補正発明が、上記2.(4)に記載したとおり、引用文献に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものである以上、本願発明も、同様の理由により、引用文献1に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものである。 6.むすび したがって、本願発明は、引用文献1に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-04-11 |
| 結審通知日 | 2007-04-17 |
| 審決日 | 2007-05-02 |
| 出願番号 | 特願平9-83636 |
| 審決分類 |
P
1
8・
575-
Z
(G06F)
P 1 8・ 121- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 鳥居 稔 |
| 特許庁審判長 |
吉岡 浩 |
| 特許庁審判官 |
青木 重徳 相崎 裕恒 |
| 発明の名称 | メモリ排他制御方法 |
| 代理人 | 永野 大介 |
| 代理人 | 岩橋 文雄 |
| 代理人 | 内藤 浩樹 |