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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1159239 |
| 審判番号 | 不服2006-19237 |
| 総通号数 | 92 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-08-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-08-31 |
| 確定日 | 2007-06-14 |
| 事件の表示 | 特願2004-265144「メモリ排他制御方法」拒絶査定不服審判事件〔平成17年 2月10日出願公開、特開2005- 38444〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成9年4月2日に出願した特願平9-83636号の一部を平成16年9月13日に新たな出願としたものであって、平成18年1月4日付けで拒絶の理由が通知され、同年3月10日付けで手続補正がなされたものの、同年7月27日付けで拒絶の査定がなされた。その後、同年8月31日に拒絶査定不服審判請求がなされたものである。 2.本願発明 本願の請求項1に係る発明は、平成18年3月10日付け手続補正書によって補正された明細書又は図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものである。 「第1のプロセッサと、前記第1のプロセッサからアクセス可能な第1の記憶装置と、第2のプロセッサから前記第1のプロセッサを介してアクセス可能な共有記憶装置とを備えた情報処理装置のメモリ排他制御方法であって、 前記第1のプロセッサがリセットされる第1のステップと、 前記第2のプロセッサが前記共有記憶装置にアクセスしている間は、前記第1のプロセッサが前記共有記憶装置にアクセスすることを禁止される第2のステップと、 前記第2のプロセッサが前記共有記憶装置にアクセスするのを終了した後に、前記第1のプロセッサは前記共有記憶装置にアクセスし、前記共有記憶装置に格納された手段が前記第1の記憶装置に転送される第3のステップを備えることを特徴とする メモリ排他制御方法。」 3.引用文献 原査定の拒絶の理由に引用された特開平3-111961号公報(以下、「引用文献1」という。)には、図面と共に以下の事項が記載されている。 A.「〔産業上の利用分野〕 本発明は、複数のCPUからなるマルチCPUシステムに係り、さらに詳しくは、メインCPUとサブCPUとよりなるマルチCPUのプログラムロード方式に関する。」(公報2頁左上欄4行?8行) B. 「 〔実 施 例〕 以下図面を用いて本発明の詳細な説明する。 第2図は本発明の実施例のシステム構成図、第3図は本発明の実施例の各CPUの実行処理の説明図である。 メイン(MAIN)CPUIOのバス11にはROM12、RAM13、共通RAM16と、インタフェース14を介しメモリカード15が接続している。また、サブCPU1Bのバス17にはRAM19と共通RAM16が接続している。ROM12には、丸イ(丸囲い文字をこのように表記し、以下、同様に表記する。)図示しない制御装置を制御するメインCPU10のプログラム、丸ロ サブCPUl8がメインCPUl0からのプログラムをRAM19にロードするためのブートプログラム、丸ハ メインCPUがサブCPUにロードすべきメインCPUのブートプログラムを記憶している。 メインCPUl0が電源投入時に実行開始すると、まずROM12内のサブCPUのブートプログラムを共通RAM16に格納する処理を実行する(丸1)。この処理によって共通RAM16にはサブCP018が実行すべきブートプログラムが格納される。共通RAM16はメインCPUl0内のメモリ空間上、さらにはサブCPU1Bのメモリ空間上にそれぞれ共通に存在するメモリであり、サブCPU18がリセット後実行すべきアドレス上に前述のブートプログラムが格納される。 このブートプログラムの共通RAM16への格納時には、メインCPUl0からサブCPU18へはリセット信号が加わっており、サブCPUは18リセツト状態となっている(丸2)。そしてブートプログラムが共通RAM16内にロード終了した時点で、サブCPU18のリセットを解除する。 共通RAM16には前述したように、サブCPU18がリセット解除後実行すべきアドレスに(共通RAM内のロードしたアドレス)にブートプログラムはロードされているので、サブCPU18はこのロードプログラムを実行する。 このブートプログラム実行において、ブートすべきプログラムをサブCPU1Bは共通RAMIG内のブートプログラム以外の領域を用いて行う。 共通RAM16の一部に前述したブートプログラムが格納されている。すなわち、まずメインCPUl0からメモリカード15内に格納されているサブCPUI 8が実行すべきプログラムをインタフェース14を介して読み出し(丸3)、共通RAM16に格納する。共通RAM16に格納されたサブCPU18が実行すべきプログラムをサブCPU18(ブートプログラム実行によって)は読み出し、サブCPUI 8が有するRAM19にロードする(丸4)。この共通RAM16はサブCPU18が専有しているRAM19の容量より小さくてもよく、例えばサブCPU18が実行すべきプログラムの容量が共通RAM16より大きい場合には、メインCPUl0がメモリカードからインタフェース14を介してプログラムの一部を読み出して共通RAMに格納し、その格納したプログラムをサブCPU18がRAM19に格納する手順を複数行い、目的のプログラムをRAM19にロードする。」(公報3頁右上欄16行?4頁左上欄16行) 上記Bの記載より、ブートプログラムを共通RAMに格納するときには、メインCPUからサブCPUにリセット信号が加わっている。リセット信号解除後に、サブCPUはブロープログラムを実行し、メモリカードからサブCPUが実行すべきプログラムを読み出し、共通RAMに格納している。そして、共通RAMに格納されたサブCPUが実行すべきプログラムをサブCPUが前記RAM19にロードしている。 以上の記載から、引用文献1には次の発明(以下、「引用発明」という。)が記載されている。 サブCPUと、前記サブCPUからアクセス可能なRAM19と、メインCPUからアクセス可能な共通RAMとを備えたマルチCPUのメモリ制御方法であって、 前記サブCPUがリセットされる第1のステップと、 前記メインCPUが前記共通RAMにブートプログラムを格納している間は、前記サブCPUはリセットされている第2のステップと、 前記メインCPUが前記共通RAMにブートプログラムをロード終了した後に、前記サブCPUは前記共通RAMにアクセスし、前記共通RAMに格納されたサブCPUが実行すべきプログラムが前記RAM19に転送される第3のステップを備えることを特徴とする メモリ制御方法 また、原査定の拒絶の理由に引用された特公平2-4936号公報(以下、「引用文献2」という。)には、以下の事項が図面と共に記載されている。 C.「 第2図は、本発明の1実施例のデータ処理装置のブロツク図であり、図中、10はマイクロプロセツサからなるメインプロセツサ、11は同じくマイクロプロセツサからなるサブプロセツサ、12は共通メモリ、13はローカルメモリ、14はアドレス変換回路、15は選択回路、16は1ビツトのレジスタ、17,18はアンド回路、19,20はトライステート回路、21はメインプロセツサ側のアドレスバス、22はメインプロセツサ側のデータバス、23はサブプロセツサ側のアドレスバス、24はサブプロセツサ側のデータバス、25はサブプロセツサ11からのリード制御線、26はサブプロセツサ11からのライト制御線、27は起動信号線、28はローカルメモリ13への選択信号線、29は共通メモリ12への選択信号線である。 図中、アドレス変換回路14は、アドレスバス23上のアドレスを、内部に設定されているアドレス変換制御情報にもとづいてアドレス変換し、アドレスバス21上に送出する回路である。また選択変換15は、内部に設定されているアクセスモード指示フラグ情報および入力されてくるアドレス情報の値にもとづいて、サブプロセツサ11からメモリアクセスがあつた場合選択信号線28または29のいずれかをオンとし、ローカルメモリ13または共通メモリ12のいずれかを選択する回路である。 さらに選択信号線29はアンド回路17,18を制御し、サブプロセツサ11から共通メモリ12を読出すときはトライステート回路19をオンとし、サブプロセツサ11から共通メモリ12に書込みを行なうときはトライステート回路20をオンとする。」(公報2頁4欄25行?3頁5欄13行) また、原査定の備考欄で引用された実願平01-049809号公報(実開平02-143603号公報)のマイクロフィルム(以下、「周知文献」という。)に示されるように、以下の事項が図面と共に記載されている。 D.「[考案の実施例] 以下、この考案の一実施例を図面について説明する。 第1図において、(1)は主CPUカード、(2)は主メモリカード、(39はシリアルI/Oカード、(4)はデュアルポートRAM、(6)はRAM、(7)はシリアル変換器、(9)はフリップフロップ、(10)はアドレスデコーダ、(11)は主CPU、(12)はリセット信号生成回路である。 次に動作について説明する。 電源ON時、一定期間、リセット信号生成回路(12)によりリセット信号が出力され、主CPU(11)とシリアルI/Oカード(3)のフリップフロップ(9)がリセットされる。リセット信号が解除されると主CPU(11)は動き出すがシリアルI/O用補助CPU(7)はリセット状態のままである。 このとき、主CPU(11)はブートプログラムを主メモリカード(2)より取り出し、シリアルI/Oカード(3)のデュアルポートRAM(4)に転送する。 (中略) 補助CPUのリセットは解除され、デュアルポートRAM(4)上のブートプログラムが実行される。これにより、主メモリカード(2)から取り出されたシリアルI/O制御プログラムは、デュアルポートRAM(4)を経由してRAM(6)に格納され、このRAM(6)上で実行される。」(明細書4頁6行?5頁19行) 4.対比 本願発明と引用発明とを対比すると、 引用発明における「サブCPU」「RAM19」「メインCPU」「共通RAM」「サブCPUが実行すべきプログラム」は、それぞれ、本願発明における「第1のプロセッサ」「第1の記憶装置」「第2のプロセッサ」「共有記憶装置」「格納された手段」に相当する。 引用発明の「メインCPUが前記共通RAMにブートプログラムを格納している」から、メインCPUは共通RAMにアクセスしていることとになり、また、引用発明のサブCPUはリセットされているから、共通RAMへのアクセスは禁止されていることになる。従って、引用発明の「第2のステップ」と本願発明の「第2のステップ」は同等のものである。 引用発明の「メインCPUが前記共通RAMにブートプログラムをロード終了」は、本願発明の「第2のプロセッサが前記共有記憶装置にアクセスするのを終了」に相当するものである。 また、本願発明の「情報処理装置」は、引用発明の「マルチCPU」を含む概念のものであり、引用発明の「メモリ制御方法」も実質的には「メモリ排他制御方法」と言える。 よって、本願発明と引用発明とは、 第1のプロセッサと、前記第1のプロセッサからアクセス可能な第1の記憶装置と、第2のプロセッサからアクセス可能な共有記憶装置とを備えた情報処理装置のメモリ排他制御方法であって、 前記第1のプロセッサがリセットされる第1のステップと、 前記第2のプロセッサが前記共有記憶装置にアクセスしている間は、前記第1のプロセッサが前記共有記憶装置にアクセスすることを禁止される第2のステップと、 前記第2のプロセッサが前記共有記憶装置にアクセスするのを終了した後に、前記第1のプロセッサは前記共有記憶装置にアクセスし、前記共有記憶装置に格納された手段が前記第1の記憶装置に転送される第3のステップを備えることを特徴とする メモリ排他制御方法 である点で一致し、次の点で相違する。 相違点1 第2のプロセッサから共有記憶装置へのアクセスが、本願発明では第1のプロセッサを介して行われるものであるのに対し、引用発明ではどのように行われるのか明記されていない点 5.検討 相違点1について 引用文献2においては、共通メモリはメインプロセッサ側のバスに接続されており、サブプロセッサから共通メモリをアクセスするときには、メインプロセッサ側のバスを介してアクセスされる。また、周知文献に示されるように、シリアルI/Oカード内のデュアルポートRAMは主CPUカードから前記シリアルI/Oカードを介してアクセスされている。従って、一方のプロセッサからの共通メモリへのアクセスが他方のプロセッサを介して行われることは、共通メモリ構成のシステムにおいて普通に見られることである。従って、この相違点を格別のものと言うことはできない。 なお、請求人は、平成18年3月10日付け意見書において、 「引用文献1?10について、審査官殿ご認定の通り、例えば引用文献3,8?10には、「スレーブプロセッサのRAMへのプログラム転送を許可したか否かを示す信号を基に、スレーブプロセッサにRAMへのアクセスをリセット信号により許可する発明(但し下線部は出願人追記)が記載されています。」 「引用文献3,8?10記載の発明は、まず(B)「第2のプロセッサから共有記憶装置へのアクセス」が終了し、その後(A)「第1のプロセッサのリセット」が終了することを特徴とするものです。」 と主張し、更に、平成18年9月28日付け審判請求理由補充書において、 「引用文献1?10には、本願発明の特徴である、「第1のプロセッサがリセットされて(起動された)後に、第2のプロセッサが前記第1のプロセッサを介して共有記憶装置にアクセスしている間、(前記第2のプロセッサによって)前記第1のプロセッサが前記共有記憶装置にアクセスすることを禁止される」(カッコ内の記載は出願人補足)、ことは何ら開示も示唆もされておらず、また周知技術でもないものと思料致します。」 と述べている。 しかしながら、請求項1の記載は、第1のステップでは第1のプロセッサがリセットされるとしているのみであり、第2のステップの期間に起動されていることを要件としていないから、上記意見書及び審判請求理由補充書の主張を採用することはできない。 6.むすび したがって、本願発明は、引用文献1、2に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-04-11 |
| 結審通知日 | 2007-04-17 |
| 審決日 | 2007-05-02 |
| 出願番号 | 特願2004-265144(P2004-265144) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 鳥居 稔 |
| 特許庁審判長 |
吉岡 浩 |
| 特許庁審判官 |
相崎 裕恒 青木 重徳 |
| 発明の名称 | メモリ排他制御方法 |
| 代理人 | 岩橋 文雄 |
| 代理人 | 永野 大介 |
| 代理人 | 内藤 浩樹 |