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審決分類 審判 訂正 ただし書き3号明りょうでない記載の釈明 訂正する G11C
審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する G11C
審判 訂正 特120条の4、2項訂正請求(平成8年1月1日以降) 訂正する G11C
管理番号 1161127
審判番号 訂正2007-390064  
総通号数 93 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-09-28 
種別 訂正の審決 
審判請求日 2007-05-23 
確定日 2007-07-09 
訂正明細書 有 
事件の表示 特許第3187121号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第3187121号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。 
理由 1.審判請求の要旨
本件審判請求の要旨は、特許第3187121号(平成4年3月27日出願、平成13年5月11日設定登録)の願書に添付した明細書(以下、「本件特許明細書」という。)を、本件審判請求書に添付された訂正明細書のとおり訂正することを求めるものである。

2.訂正事項
(1)訂正事項1
本件特許明細書の特許請求の範囲
「【請求項1】
マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において、選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容が外部に出力される第1のモードと、
選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容が外部に出力される第2のモードとを具備することを特徴とする半導体記憶装置。
【請求項2】
マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において、
第1のモードでは選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容を外部に出力し、第2のモードでは選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容を外部に出力する制御手段を具備することを特徴とする半導体記憶装置。
【請求項3】
マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において、
前記半導体記憶装置を第1のモードに切り換えて、所定の列から順次データレジスタの内容を読み出し、前記半導体記憶装置を第2のモードに切り換えて、前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする半導体記憶装置。」を、
「【請求項1】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモードと,
前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモードとを具備することを特徴とする不揮発性半導体記憶装置。
【請求項2】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段を具備することを特徴とする不揮発性半導体記憶装置。
【請求項3】第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読み出しモードを備える不揮発性半導体記憶装置において,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする不揮発性半導体記憶装置。」
と訂正すること。
(2)訂正事項2
本件特許明細書の段落【0015】及び【0016】の記載
「【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明では、マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において、
選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容が外部に出力される第1のモードと、
選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容が外部に出力される第2のモードとを具備することを特徴とする半導体記憶装置を提供する。
【0016】また、マトリクス状に配列された複数のメモリセルと各列に対
してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において、第1のモードでは選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容を外部に出力し、第2のモードでは選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容を外部に出力する制御手段を具備することを特徴とする半導体記憶装置を提供する。
さらに、マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において、前記半導体記憶装置を第1のモードに切り換えて、所定の列から順次データレジスタの内容を読み出し、前記半導体記憶装置を第2のモードに切り換えて、前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする半導体記憶装置を提供する。」を、
「【0015】
【課題を解決するための手段】上記目的を達成するために,本発明では,第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモードと,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力された力ラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモードとを具備することを特徴とする不揮発性半導体記憶装置を提供する。
【0016】また,第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Ready/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oビンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段を具備することを特徴とする不揮発性半導体記憶装置を提供する。さらに,第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読み出しモードを備える不揮発性半導体記憶装置において,前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする不揮発性半導体記憶装置を提供する。」
と訂正すること。

3.訂正の目的の適否、新規事項の有無、拡張・変更の存否
(1)訂正事項1について
(1-1)請求項1について
(1-1-a)
訂正前請求項1に係る発明の「マトリクス状に配列された複数のメモリセル」を、訂正後請求項1に係る発明の「第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」と訂正すること(訂正事項11a)は、「マトリクス状に配列された複数のメモリセル」の具体的構成を限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1には、本体セルの領域と冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルが記載され、また、本件特許明細書の段落【0019】ないし【0021】には、本体セルの領域が、第1の所定の列に対応するメモリセルを有し、冗長セルの領域が、第2の所定の列に対応するメモリセルを有することが実質的に記載されているから、訂正事項11aについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1-b)
訂正前請求項1に係る発明の「前記データレジスタ内のデータを順次外部に出力する」を、訂正後請求項1に係る発明の「前記データレジスタ内のデータを順次I/Oピンから外部に出力する」と訂正すること(訂正事項11b)は、データレジスタ内のデータを順次外部に出力する具体的手段として、「I/Oピン」を用いることを限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図2、図4、図5には、データレジスタ内のデータを「I/Oピン」から外部に出力することが記載されているから、訂正事項11bについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1-c)
訂正前請求項1に係る発明の「ページ読みだしモードを備える半導体記憶装置」を、訂正後請求項1に係る発明の「ページ読みだしモードを備える不揮発性半導体記憶装置」と訂正すること(訂正事項11c)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項11cについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1-d)
訂正前請求項1に係る発明の「選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容が外部に出力される第1のモード」を、訂正後請求項1に係る発明の「前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモード」と訂正すること(訂正事項11d)は、「第1のモード」において、第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容が外部に出力される動作が「その後のページ読みだしにおいて」のものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「選択された行が切り換ると第1の所定の列から」を「選択された行が切り換ると前記第1の所定の列から」と訂正することは、「第1の所定の列」が上記訂正事項11aの「第1の所定の列」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記I/Oピンから入力されるコマンドコードによって指定される第1のモード」は、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第二の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第1のモード」における具体的動作は、本件特許明細書の段落【0019】、【0020】及び図4に記載されているから、訂正事項11dについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1-e)
訂正前請求項1に係る発明の「選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容が外部に出力される第2のモード」を、訂正後請求項1に係る発明の「前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモード」と訂正すること(訂正事項11e)は、「第2のモード」において、第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容が外部に出力される動作が「その後のページ読みだしにおいて」のものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「選択された行が切り換ると第2の所定の列から」を「選択された行が切り換ると前記第2の所定の列から」と訂正することは、「第2の所定の列」が上記訂正事項11aの「第2の所定の列」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記I/Oピンから入力されるコマンドコードによって指定される第2のモード」は、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第2の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第2のモード」における具体的動作は、本件特許明細書の段落【0021】及び図5に記載されているから、訂正事項11eについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1-f)
訂正前請求項1に係る発明の「具備することを特徴とする半導体記憶装置」を、訂正後請求項1に係る発明の「具備することを特徴とする不揮発性半導体記憶装置」と訂正すること(訂正事項11f)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項11fについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-1のまとめ)
訂正事項11aないし11fについての訂正は、いずれも「特許請求の範囲の減縮」又は「明りょうでない記載の釈明」を目的とするものに該当し、また、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものである。
そして、訂正事項11aないし11fについての訂正は、全体として判断しても、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(1-2)請求項2について
(1-2-a)
訂正前請求項2に係る発明の「マトリクス状に配列された複数のメモリセル」を、訂正後請求項2に係る発明の「第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」と訂正すること(訂正事項12a)は、「マトリクス状に配列された複数のメモリセル」の具体的構成を限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1には、本体セルの領域と冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルが記載され、また、本件特許明細書の段落【0019】ないし【0021】には、本体セルの領域が、第1の所定の列に対応するメモリセルを有し、冗長セルの領域が、第2の所定の列に対応するメモリセルを有することが実質的に記載されているから、訂正事項12aについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2-b)
訂正前請求項2に係る発明の「前記データレジスタ内のデータを順次外部に出力する」を、訂正後請求項2に係る発明の「前記データレジスタ内のデータを順次I/Oピンから外部に出力する」と訂正すること(訂正事項12b)は、データレジスタ内のデータを順次外部に出力する具体的手段として、「I/Oピン」を用いることを限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図2、図4、図5には、データレジスタ内のデータを「I/Oピン」から外部に出力することが記載されているから、訂正事項12bについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2-c)
訂正前請求項2に係る発明の「ページ読みだしモードを備える半導体記憶装置」を、訂正後請求項2に係る発明の「ページ読みだしモードを備える不揮発性半導体記憶装置」と訂正すること(訂正事項12c)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項12cについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2-d)
訂正前請求項2に係る発明の「第1のモードでは選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容を外部に出力し」を、訂正後請求項2に係る発明の「前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し」と訂正すること(訂正事項12d)は、「第1のモード」においてReadｙ/Bｕｓｙピンの出力動作を限定し、第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、選択された行が切り換ると第1の所定の列から順次前記データレジスタの内容を外部に出力する動作が「その後のページ読みだしにおいて」のものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「第1の所定の列から」を「前記第1の所定の列から」と訂正することは、「第1の所定の列」が上記訂正事項12aの「第1の所定の列」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記I/Oピンから入力されるコマンドコードによって指定される第1のモード」は、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第二の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第1のモード」におけるReadｙ/Bｕｓｙピンの出力動作、及び「第1のモード」における読みだしと出力の具体的動作は、本件特許明細書の段落【0019】、【0020】及び図4に記載されているから、訂正事項12dについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2-e)
訂正前請求項2に係る発明の「第2のモードでは選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容を外部に出力する」を、訂正後請求項2に係る発明の「前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する」と訂正すること(訂正事項12e)は、「第2のモード」においてReadｙ/Bｕｓｙピンの出力動作を限定し、第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、選択された行が切り換ると第2の所定の列から順次前記データレジスタの内容を外部に出力する動作が「その後のページ読みだしにおいて」のものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「第2の所定の列から」を「前記第2の所定の列から」と訂正することは、「第2の所定の列」が上記訂正事項12aの「第2の所定の列」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記I/Oピンから入力されるコマンドコードによって指定される第2のモード」は、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第2の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第2のモード」におけるReadｙ/Bｕｓｙピンの出力動作、及び「第2のモード」における読みだしと出力の具体的動作は、本件特許明細書の段落【0021】及び図5に記載されているから、訂正事項12eについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2-f)
訂正前請求項2に係る発明の「具備することを特徴とする半導体記憶装置」を、訂正後請求項2に係る発明の「具備することを特徴とする不揮発性半導体記憶装置」と訂正すること(訂正事項12f)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項12fについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2のまとめ)
訂正事項12aないし12fについての訂正は、いずれも「特許請求の範囲の減縮」又は「明りょうでない記載の釈明」を目的とするものに該当し、また、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものである。
そして、訂正事項12aないし12fについての訂正は、全体として判断しても、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(1-3)請求項3について
(1-3-a)
訂正前請求項3に係る発明の「マトリクス状に配列された複数のメモリセル」を、訂正後請求項3に係る発明の「第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」と訂正すること(訂正事項13a)は、「マトリクス状に配列された複数のメモリセル」の具体的構成を限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1には、本体セルの領域と冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルが記載され、また、本件特許明細書の段落【0019】ないし【0021】には、本体セルの領域が、第1の所定の列に対応するメモリセルを有し、冗長セルの領域が、前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有することが実質的に記載されているから、訂正事項13aについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3-b)
訂正前請求項3に係る発明の「前記データレジスタ内のデータを順次外部に出力する」を、訂正後請求項3に係る発明の「前記データレジスタ内のデータを順次I/Oピンから外部に出力する」と訂正すること(訂正事項13b)は、データレジスタ内のデータを順次外部に出力する具体的手段として、「I/Oピン」を用いることを限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図2、図4、図5には、データレジスタ内のデータを「I/Oピン」から外部に出力することが記載されているから、訂正事項13bについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3-c)
訂正前請求項3に係る発明の「ページ読みだしモードを備える半導体記憶装置」を、訂正後請求項3に係る発明の「ページ読みだしモードを備える不揮発性半導体記憶装置」と訂正すること(訂正事項13c)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項13cについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3-d)
訂正前請求項3に係る発明の「前記半導体記憶装置を第1のモードに切り換えて、所定の列から順次データレジスタの内容を読み出し」を、訂正後請求項3に係る発明の「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し」と訂正すること(訂正事項13d)は、「前記半導体記憶装置を第1のモードに切り換え」ることを「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換え」ると限定し、第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、所定の列から順次データレジスタの内容を読み出す動作が「その後のページ読みだしにおいて」「選択された行が切り換わると」なされるものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「所定の列から順次データレジスタの内容を読み出し」を「前記第1の所定の列から順次前記データレジスタの内容を読み出し」と訂正することは、「所定の列」が上記訂正事項13aの「第1の所定の列」を指すこと、「データレジスタ」が「データを一時的に格納するデータレジスタ」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換え」ることは、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第二の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第1のモード」における具体的動作は、本件特許明細書の段落【0019】、【0020】及び図4に記載されているから、訂正事項13dについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3-e)
訂正前請求項3に係る発明の「前記半導体記憶装置を第2のモードに切り換えて、前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す」を、訂正後請求項3に係る発明の「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す」と訂正すること(訂正事項13e)は、「前記半導体記憶装置を第2のモードに切り換え」ることを「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換え」ると限定し、第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後の最初のページ読みだしにおける動作を限定すると共に、冗長メモリセルのデータを順次連続して読み出す動作が「その後のページ読みだしにおいて」「選択された行が切り換わると」なされるものであることを限定したものであって、特許請求の範囲の減縮を目的とするものであり、また、「前記所定の列のアドレス以降に記憶された冗長メモリセルのデータ」を「前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータ」と訂正することは、「所定の列」が上記訂正事項13aの「第1の所定の列」を指すこと、「前記所定の列のアドレス以降に記憶された冗長メモリセルのデータ」が「前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータ」を指すことを明りょうにしたものであって、明りょうでない記載の釈明を目的とするものである。
そして、「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換え」ることは、本件特許明細書の段落【0018】(「各モードの制御は、I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。」という記載)及び【0032】(「たとえば第一の読み出しモードと第二の読み出しモードは、外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。」という記載)の記載等に基づくものであり、また、訂正後の「第2のモード」における具体的動作は、本件特許明細書の段落【0021】及び図5に記載されているから、訂正事項13eについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3-f)
訂正前請求項3に係る発明の「具備することを特徴とする半導体記憶装置」を、訂正後請求項3に係る発明の「具備することを特徴とする不揮発性半導体記憶装置」と訂正すること(訂正事項13f)は、「半導体記憶装置」の具体的構成として、「不揮発性」のもののみに限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の段落【0018】及び図1、図2には、半導体記憶装置が「不揮発性」であることが記載されているから、訂正事項13fについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3のまとめ)
訂正事項13aないし13fについての訂正は、いずれも「特許請求の範囲の減縮」又は「明りょうでない記載の釈明」を目的とするものに該当し、また、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものである。
そして、訂正事項13aないし13fについての訂正は、全体として判断しても、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(2)訂正事項2について
(2-1)明細書段落【0015】について
明細書の段落【0015】に関する訂正事項は、実質的に、訂正前請求項1に相当する記載(「マトリクス状に・・・特徴とする半導体記憶装置」)を、訂正後請求項1に相当する記載(「第1の所定の列に・・・特徴とする不揮発性半導体記憶装置」)と訂正するものであるから、この訂正は「明りょうでない記載の釈明」を目的とするものである。そして、既に(1-1)にて検討したとおり、明細書の段落【0015】に関する訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
(2-2)明細書段落【0016】について
明細書の段落【0016】に関する訂正事項は、実質的に、訂正前請求項2に相当する記載(「マトリクス状に・・・特徴とする半導体記憶装置」)を、訂正後請求項2に相当する記載(「第1の所定の列に・・・特徴とする不揮発性半導体記憶装置」)と訂正すると共に、訂正前請求項3に相当する記載(「マトリクス状に・・・特徴とする半導体記憶装置」)を、訂正後請求項3に相当する記載(「第1の所定の列に・・・特徴とする不揮発性半導体記憶装置」)と訂正するものであるから、この訂正は「明りょうでない記載の釈明」を目的とするものである。そして、既に(1-2)及び(1-3)にて検討したとおり、明細書の段落【0016】に関する訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。

以上のとおり、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項及び第2項の規定に適合し、特許請求の範囲を訂正する訂正事項1についての訂正は、同法同条第1項ただし書き第1号に掲げる「特許請求の範囲の減縮」をも目的とするものである。
そこで、以下では、本件訂正後における特許請求の範囲に記載されている事項により構成される発明が同法同条第3項に規定された独立特許要件を満たすか否かについて検討する。

4.独立特許要件
(1)本件訂正後における特許請求の範囲に記載されている事項により構成される発明
本件訂正後における特許請求の範囲に記載されている事項により構成される発明は以下のとおりである。
「【請求項1】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモードと,
前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモードとを具備することを特徴とする不揮発性半導体記憶装置。」(以下、「訂正発明1」という。)
「【請求項2】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段を具備することを特徴とする不揮発性半導体記憶装置。」(以下、「訂正発明2」という。)
「【請求項3】第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読み出しモードを備える不揮発性半導体記憶装置において,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする不揮発性半導体記憶装置。」(以下、「訂正発明3」という。)

(2)刊行物に記載された発明
(a)刊行物1:特開昭63-136394号公報
本件特許の出願日前に日本国内において頒布された上記刊行物1には、第1図ないし第3図とともに、以下の事項が記載されている。
「1.複数のワード線と複数のデータ線及びこれらのワード線とデータ線の交点に格子状に配置される複数のメモリセルからなるメモリアレイと、上記メモリアレイの外部から指定されるアドレスから及び/又は外部から指定されるアドレスまでの所定の範囲内のワード線及び/又はデータ線を順次選択する選択回路とを含み、上記選択されたワード線及びデータ線に結合されるメモリセルの記憶データを外部から供給されるクロック信号に従ってシリアルに入出力することを特徴とする半導体記憶装置。」(特許請求の範囲第1項)
「第1図には、この発明が運用されたダイナミック型RAMの一実施例のブロック図が示されている。・・・この実施例のダイナミック型RAMは、メモリアレイM-ARYのワード線を順次選択・指定するためのロウアドレスカウンタRACと、選択されたワード線に結合される複数のメモリセルを順次選択・指定するためのポインタPNTを含む。ロウアドレスカウンタRAC及びポインタPNTの初期値すなわち選択するワード線及びデータ線の先頭アドレスは、ダイナミック型RAMの起動時に外部端子A0?Aiを介して指定することができる。これらの先頭アドレスは、ロウアドレスレジスタRAR及びカラムアドレスレジスタCARにそれぞれ保持される。ポインタPNTは、カラムアドレスレジスタCARに保持される先頭カラムアドレスに対応するビットに書き込まれる論理“1”の選択信号を、外部から供給されるシリアルクロック信号SCに従ってシフトする。この選択信号がポインタPNTの最終ビットに達すると、最終カラムアドレス検出信号cafが形成され、ポインタPNTは再度初期化される。また、この最終カラムアドレス検出信号cafにより、ロウアドレスカウンタRACが歩進され、次のワード線が自動的に選択される。ロウアドレスカウンタRACによって最終アドレスのワード線が選択されると、最終ロウアドレス検出信号ｒafが形成され、この最終アドレスのワード線において上述の最終カラムアドレス検出信号cafが形成された時点で、ロウアドレスカウンタRACが再度初期化される。これにより、この実施例のダイナミック型RAMは、選択を開始するワード線及びデータ線を先頭ロウアドレス及び先頭カラムアドレスとして指定することができ、任意のサイズの画像メモリを構成することができる。」(第2頁左下欄第10行ないし第3頁左上欄第7行)
「第2図には、この実施例のダイナミック型RAMのシリアル読み出し動作モードの一実施例のタイミング図が示されている。・・・外部端子A0?A1には、最初に選択すべきワード線を指定するための先頭ロウアドレス信号AX0?AXiが供給される。この実施例において、先頭ロウアドレスは“ｘ1”とされる。
ダイナミック型RAMでは、タイミング信号φaｒとともにタイミング信号φcｓが所定の期間ハイレベルとされる。タイミング信号φaｒのハイレベルにより先頭ロウアドレス信号AX0?AXiがロウアドレスレジスタRARに取り込まれ、保持される。また、タイミング信号φcｓのハイレベルにより、ロウアドレスレジスタRARに取り込まれた先頭ロウアドレス信号が、さらにロウアドレスカウンタRACに取り込まれる。これにより、ロウアドレスカウンタRACは、先頭ロウアドレス“ｘ1”に初期設定される。
・・・ワード線の選択動作が終了する時点で、タイミング信号φｐaがハイレベルとされ、センスアンプSAが動作状態とされる。これにより、選択されたワード線に結合されるn+1個のメモリセルから対応する相補データ線に出力される微小読み出し信号が増幅され、ハイレベル/ロウレベルの2値読み出し信号とされる。相補データ線に2値読み出し信号が確立される時点で、タイミング信号φdｔがハイレベルとされる。これにより、各相補データ線の読み出し信号はデータレジスタDRの対応するビットに一斉に入力され、保持される。
次に、・・・外部端子A0?Aiには、ポインタPNTが最初に選択すべき相補データ線を指定するための先頭カラムアドレス信号AY0?AYiが供給される。この実施例において、先頭カラムアドレスは“ｙ1”とされる。
ダイナミック型RAMでは、カラムアドレスストローブ信号/CASの立ち下がりによって、タイミング信号φacがハイレベルとされ、先頭カラムアドレス信号AY0?AYiがカラムアドレスレジスタCARに取り込まれる。また、タイミング信号φacにやや遅れて、データ線選択タイミング信号φｙがハイレベルとされ、カラムアドレスデコーダCDCRによりポインタPNTの先頭カラムアドレス信号AY0?AYiに対応するビットに論理“1”の選択信号が書き込まれる。これにより、まずデータレジスタDRの先頭カラムアドレス“ｙ1”に対応するビットが相補共通データ線CD・/CDに接続される。
ワード線及び相補データ線(データレジスタDRの単位回路)の選択動作が終了し最初の読み出しデータが入出力回路I/Oのメインアンプから出力される時点で、タイミング信号φｒがハイレベルとされる。これにより、データ出力端子Dｏｕｔには、アドレス“ｘ1・ｙ1”に対応するメモリセルの読み出しデータが出力される。・・・
ポインタPNTの先頭カラムアドレス“ｙ1”に対応するビットに書き込まれた論理“1”の選択信号は、シリアルクロック信号SCに従って形成されるタイミング信号φcの立ち下がりに同期してシフトされ、データレジスタDRの単位回路が順次選択される。また、これらのデータレジスタDRの単位回路に保持される読み出しデータが、順次相補共通データ線CD・/CDを介してデータ入出力回路I/Oに送られ、さらにタイミング信号φcの立ち上がりに同期してデータ出力端子Dｏｕｔから外部に送出される。
ポインタPNTが、データレジスタDRの先頭ロウアドレスの最終カラムアドレス“ｘ1・ｙn”に対応するビットを選択・指定すると、最終カラムアドレス検出信号cafがハイレベルとされる。これにより、データ線選択タイミング信号φｙがハイレベルとされ、ポインタPNTの先頭カラムアドレス“ｙ1”に対応するビットに論理“1”の選択信号が再度書き込まれて、ポインタPNTの初期化が行われるとともに、タイミング信号φｒcがハイレベルとされ、ロウアドレスカウンタRACが歩進される。・・・先頭ロウアドレスの次のロウアドレス“ｘ+1”に対応するワード線が選択状態とされ、このワード線に結合されるn+1個のメモリセルの記憶データが、前記と同様にして、データレジスタDRの対応するビットにパラレルに入力され、保持される。
以後、シリアルクロック信号SCに同期して、同様なシリアル出力動作がワード線単位で繰り返され、データレジスタDRの最終カラムアドレスに対応するビットが選択されるたびに、最終力ラムアドレス検出信号cafがハイレベルとされ、ロウアドレスカウンタRACが歩進される。」[注:「/CAS」は、「CAS」の上に「-」を付したもの。「/CD」は、「CD」の上に「-」を付したもの。](第5頁右上欄第15行ないし第6頁右下欄第9行)
「第3図において、X軸アドレスｘ0?ｘmにダイナミック型RAMのメモリアレイの行すなわちワード線W0?Wmが対応され、Y軸アドレスｙ0?ｙnにメモリアレイの列すなわち相補データ線D0・/D0?Dn・/Dnが対応される。ダイナミック型RAMのシリアル入出力動作を、先頭ロウアドレス“ｘ1”及び先頭カラムアドレス“ｙ1”を指定して行わせることによって、部分的なメモリエリアの記憶データのみをシリアルに入出力することができる。すなわち、ダイナミック型RAMのポインタPNTは、先頭カラムアドレス“ｙ1”から最終カラムアドレス“ｙn”までのデータ線を繰り返し選択し、またロウアドレスカウンタRACは先頭ロウアドレス“ｘ1”から最終ロウアドレス“ｘm”までのワード線を繰り返し選択する。したがって、ダイナミック型RAMの全メモリエリアのうち、第3図に斜線で示される範囲のメモリセルに対して、記憶データをシリアルに入出力することができる。」[注:「/D0」は、「D0」の上に「-」を付したもの。「/Dn」は、「Dn」の上に「-」を付したもの。](第7頁右上欄第15行ないし左下欄第13行)

したがって、刊行物1には、
「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し、前記メモリセルの内の選択されたワード線に結合される複数のメモリセルから読み出された読み出しデータを前記データレジスタに格納し、前記データレジスタ内のデータを順次Dｏｕｔピンから外部に出力するシリアル読み出し動作を備える半導体記憶装置において、
アドレスピン(A0?Ai)からカラムアドレスが入力され、最初のシリアル読み出しにおいては、入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力され、その後のシリアル読み出しにおいても、選択された行が切り換ると前記入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力される半導体記憶装置。」(以下、「刊行物1発明」という。)
が記載されている。

(b)刊行物2:特開昭59-56276号公報
本件特許の出願日前に日本国内において頒布された上記刊行物2には、第1図ないし第5図とともに、「ランダムアクセス機能とシリアルアクセス機能とを持つ半導体記憶装置」(第2頁左上欄第13ないし14行)が記載されており、「半導体記憶装置に初期設定可能な内部アドレス発生回路が設けられ、この内部アドレス発生回路から連続的に変化される内部アドレス信号を発生させて、この半導体記憶装置に、ランダムアクセス機能の他に、シリアルアクセスをさせる機能をも持たせるようにされる。これにより任意のビット数のデータを外部からのアドレス信号の供給を受けることなく連続的に読み書きできるようにして、CPU等の外部装置の負担を少なくし、使い易さを向上させることができる。」(第2頁右上欄第2ないし12行)との記載がある。

(c)刊行物3:特開昭63-225995号公報
本件特許の出願日前に日本国内において頒布された上記刊行物3には、第1図ないし第3図とともに、「シリアルアクセス機能を持つ新規な半導体記憶装置」(第2頁右上欄第11ないし12行)が記載されており、「メモリセルアレイM-ARYは、・・・EPROMやマスクROMのように読み出し専用のメモリであっても良い。」(第8頁左上欄第7ないし12行)との記載がある。

(d)刊行物4:特開昭63-225997号公報
本件特許の出願日前に日本国内において頒布された上記刊行物4には、第1図ないし第2図とともに、「シリアルアクセス機能を持つ新規な半導体記憶装置」(第2頁右上欄第11ないし12行)が記載されており、「メモリセルアレイM-ARYは、・・・EPROMやマスクROMのように読み出し専用のメモリであっても良い。」(第7頁右下欄第5ないし10行)との記載がある。

(e)刊行物5:特開昭63-144490号公報
本件特許の出願日前に日本国内において頒布された上記刊行物5には、第1図ないし第2図とともに、「画像用メモリに適当なシリアルセル付きの半導体記憶装置」(第1頁右下欄第9ないし10行)が記載されており、「シリアルセル(シリアル アクセスメモリ)付きの半導体記憶装置(ROMでもよいが通常はRAM。スタティックでもダイナミックでもよい)は多ビット一斉読出し/書き込みができるので画像用に好適である。」(第2頁左上欄第11ないし15行)との記載がある。

(f)刊行物6:特開昭62-298095号公報
本件特許の出願日前に日本国内において頒布された上記刊行物6には、第1図ないし第2図とともに、「書き込み状態記録用エリア」(即ち、冗長部)を有する半導体記憶装置が記載されており、「電気的な書き込みが行われるプログラマブルROMに、書き込みデータに対応して、その書き込み済を示す情報ビットを格納するエリアを設けるものである。」(第2頁右上欄第4ないし7行)との記載がある。

(g)刊行物7:特開平3-250498号公報
本件特許の出願日前に日本国内において頒布された上記刊行物7には、第1図ないし第2図とともに、「書換え回数記憶エリア」(即ち、冗長部)を有する不揮発性メモリ装置が記載されており、「分割された一つのメモリアレイ内ページ(9)は記憶したいデータをおさめるデータ記憶エリア(32)とそのページの書換え回数を記憶する書換え回数記憶エリア(10)から成」る(第3頁左上欄第2ないし6行)との記載がある。

(3)対比・判断
(3-1)訂正発明1について
訂正発明1と刊行物1発明とを対比すると、刊行物1発明の「選択されたワード線に結合される複数のメモリセルから読み出された読み出しデータ」は、訂正発明1の「選択した行に並ぶページデータ」に相当し、刊行物1発明の「シリアル読み出し動作」は、訂正発明1の「ページ読みだしモード」に相当する。
よって、訂正発明1と刊行物1発明とは、
「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次外部に出力するページ読みだしモ一ドを備える半導体記憶装置において、
カラムアドレスが入力され,最初のページ読みだしにおいては、入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が外部に出力される半導体記憶装置。」
であることにおいて一致し、両者は以下の点で相違する。
(相違点1)メモリセルの構成
訂正発明1のメモリセルアレイ(複数のメモリセル)は、「第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」であるのに対して、刊行物1発明のメモリセルアレイ(複数のメモリセル)は、あらかじめ決まった「第1の所定の列」や「第2の所定の列」が存在せず、「冗長セル」の領域も存在しない点。
(相違点2)入出力ピン
訂正発明1は、「前記データレジスタ内のデータを順次I/Oピンから外部に出力」し、第1のモード及び第2のモードが「前記I/Oピンから入力されるコマンドコードによって指定され」、「前記I/Oピンからカラムアドレスが入力」されるのに対して、刊行物1発明は、データの出力はDｏｕｔを用い、カラムアドレスを入力するにはアドレスピン(A0?Ai)を用いており、また、モードの指定に「I/Oピン」を用いることもない点。
(相違点3)不揮発性
訂正発明1は、「不揮発性半導体記憶装置」であるのに対して、刊行物1発明は、一般的な「半導体記憶装置」であって、刊行物1にはダイナミック型RAM(ランダム・アクセス・メモリ)が開示されている点。
(相違点4)モードの存在
訂正発明1は、「前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモード」と「前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモード」とを具備するのに対して、刊行物1発明にはこのような「第1のモード」、「第2のモード」を具備していない点。

そして、上記相違点4について検討すると、刊行物1発明の半導体記憶装置は、「アドレスピン(A0?Ai)からカラムアドレスが入力され、最初のシリアル読み出しにおいては、入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力され、その後のシリアル読み出しにおいても,選択された行が切り換ると前記入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力される」ものに過ぎず、入力されたカラムアドレスを異ならせることにより、データレジスタの内容読み出しを開始する「入力されたカラムアドレスに対応する列」を変えることは可能であるとしても、ページが切り換わった時に、あらかじめ決まった第1、第2の所定のアドレスから読み出しを開始する訂正発明1のごとき「第1のモード」、「第2のモード」は存在しない。
そして、少なくとも、この相違点4は、刊行物1の開示から自明のものではなく、他の刊行物2ないし7に記載された技術的思想を併せ考慮しても、当業者が容易になしえたこととはいえない。
したがって、訂正発明1は、刊行物1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

(3-2)訂正発明2について
刊行物1発明は、実質的に「制御手段」を備えた半導体記憶装置であるから、訂正発明2と刊行物1発明とは、
「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次外部に出力するページ読みだしモ一ドを備える半導体記憶装置において,
カラムアドレスが入力され,最初のページ読みだしにおいては,入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が外部に出力される制御手段を具備する半導体記憶装置。」
であることにおいて一致し、両者は以下の点で相違する。
(相違点1)メモリセルの構成
訂正発明2のメモリセルアレイ(複数のメモリセル)は、「第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」であるのに対して、刊行物1発明のメモリセルアレイ(複数のメモリセル)は、あらかじめ決まった「第1の所定の列」や「第2の所定の列」が存在せず、「冗長セル」の領域も存在しない点。
(相違点2)入出力ピン
訂正発明2は、「前記データレジスタ内のデータを順次I/Oピンから外部に出力」し、第1のモード及び第2のモードが「前記I/Oピンから入力されるコマンドコードによって指定され」、「前記I/Oピンからカラムアドレスが入力」されるのに対して、刊行物1発明は、データの出力はDｏｕｔを用い、カラムアドレスを入力するにはアドレスピン(A0?Ai)を用いており、また、モードの指定に「I/Oピン」を用いることもない点。
(相違点3)不揮発性
訂正発明2は、「不揮発性半導体記憶装置」であるのに対して、刊行物1発明は、一般的な「半導体記憶装置」であって、刊行物1にはダイナミック型RAM(ランダム・アクセス・メモリ)が開示されている点。
(相違点4)モードの存在
訂正発明2は、「前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段」を具備するのに対して、刊行物1発明は、このような第1のモード及び第2のモードを制御する制御手段を具備していない点。

そして、上記相違点4について検討すると、刊行物1発明の半導体記憶装置は、「アドレスピン(A0?Ai)からカラムアドレスが入力され、最初のシリアル読み出しにおいては、入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力され、その後のシリアル読み出しにおいても、選択された行が切り換ると前記入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力される」ものに過ぎず、入力されたカラムアドレスを異ならせることにより、データレジスタの内容読み出しを開始する「入力されたカラムアドレスに対応する列」を変えることは可能であるとしても、ページが切り換わった時に、あらかじめ決まった第1、第2の所定のアドレスから読み出しを開始する訂正発明2のごとき「第1のモード」、「第2のモード」は存在せず、また、Readｙ/Bｕｓｙピンへの状態出力も行っていない。よって、第1のモードと第2のモードを制御する「制御手段」は存在しない。
そして、少なくとも、この相違点4は、刊行物1の開示から自明のものではなく、他の刊行物2ないし7に記載された技術的思想を併せ考慮しても、当業者が容易になしえたこととはいえない。
したがって、訂正発明2は、刊行物1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

(3-2)訂正発明3について
刊行物1発明は、実質的に「制御装置」を備えた半導体記憶装置であるから、訂正発明3と刊行物1発明とは、
「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次外部に出力するページ読みだしモ一ドを備える半導体記憶装置において,
カラムアドレスを取り込み,最初のページ読みだしにおいては,この取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を外部に出力する制御装置を具備する半導体記憶装置。」
であることにおいて一致し、両者は以下の点で相違する。
(相違点1)メモリセルの構成
訂正発明3のメモリセルアレイ(複数のメモリセル)は、「第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセル」であるのに対して、刊行物1発明のメモリセルアレイ(複数のメモリセル)は、あらかじめ決まった「第1の所定の列」や「第2の所定の列」が存在せず、「冗長セル」の領域も存在しない点。
(相違点2)入出力ピン
訂正発明3は、「前記データレジスタ内のデータを順次I/Oピンから外部に出力」し、第1のモード及び第2のモードが「前記I/Oピンから入力されるコマンドコードによって指定され」、「前記I/Oピンからカラムアドレスが入力」されるのに対して、刊行物1発明は、データの出力はDｏｕｔを用い、カラムアドレスを入力するにはアドレスピン(A0?Ai)を用いており、また、モードの指定に「I/Oピン」を用いることもない点。
(相違点3)不揮発性
訂正発明3は、「不揮発性半導体記憶装置」であるのに対して、刊行物1発明は、一般的な「半導体記憶装置」であって、刊行物1にはダイナミック型RAM(ランダム・アクセス・メモリ)が開示されている点。
(相違点4)モードの存在
訂正発明3は、「前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置」を具備するのに対して、刊行物1発明は、このような第1のモード及び第2のモードを制御する制御装置を具備していない点。

そして、上記相違点4について検討すると、刊行物1発明の半導体記憶装置は、「アドレスピン(A0?Ai)からカラムアドレスが入力され,最初のシリアル読み出しにおいては,入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力され,その後のシリアル読み出しにおいても,選択された行が切り換ると前記入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記Dｏｕｔピンから外部に出力される」ものに過ぎず、入力されたカラムアドレスを異ならせることにより、データレジスタの内容読み出しを開始する「入力されたカラムアドレスに対応する列」を変えることは可能であるとしても、ページが切り換わった時に、あらかじめ決まった第1、第2の所定のアドレスから読み出しを開始する訂正発明3のごとき「第1のモード」、「第2のモード」は存在せず、第1のモードと第2のモードを制御する「制御装置」は存在しない。
そして、少なくとも、この相違点4は、刊行物1の開示から自明のものではなく、他の刊行物2ないし7に記載された技術的思想を併せ考慮しても、当業者が容易になしえたこととはいえない。
したがって、訂正発明3は、刊行物1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

(4)独立特許要件についてのまとめ
以上のとおり、訂正発明1ないし3は、刊行物1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、他に訂正発明1ないし3が、特許出願の際独立して特許を受けることができないとする理由もないから、平成6年改正前の特許法第126条第3項に規定された独立特許要件を満たしている。

5.むすび
以上のとおりであるから、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項ないし第3項の規定に適合する。
よって、結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体記憶装置
(57)【特許請求の範囲】
【請求項1】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモードと,
前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモードとを具備することを特徴とする不揮発性半導体記憶装置。
【請求項2】第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段を具備することを特徴とする不揮発性半導体記憶装置。
【請求項3】第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読み出しモードを備える不揮発性半導体記憶装置において,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,
前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関する。特に,電気的にデータの書換えが可能な不揮発性半導体メモリに関する。
【0002】
【従来の技術】電気的に記憶データを消去し,新たなデータを再書込みできるROMはEEPROM(Elecｔｒicallｙ Eｒaｓable Pｒｏgｒammable Read Onlｙ Memｏｒｙ)として知られている。このEEPROMは,記憶内容を消去するとき,EPROMとは異なり紫外線を用いる必要がない。従って,ボード上に実装した状態のままで電気的にデータの消去,書換えを行うことができる。このため,使いやすく,各種制御用機器用やメモリカード用等として用いられる。
【0003】近年,特に大容量化に適したEEPROMとしてNANDセル構造を有するEEPROMが開発されている。このNANDセルタイプのEEPROMの特徴は,以下の通りである。すなわち,データの書込み,消去に当って,従来のNORタイプのメモリセルと異なり,ホットエレクトロンの注入を必要としない。書込み,消去は,トンネル効果によって行っている。このため,メモリセルに流れる電流が少ない。したがって,ページ単位でのデータの書換えが可能である。よって,その用途はメモリカードのみでなく,ハードディスクにも及ぶ。
【0004】このような大容量化に適したNANDタイプの1つのメモリセル群MCGの等価回路を[図13]に示す。このようなNANDセル群は,N型基板上に形成されるP型ウェル中につくられる。図示してはいないが,第一層のポリシリコン(1ｓｔ.ｐｏlｙ)からなる浮遊ゲートと第2層のポリシリコン(2nd.ｐｏlｙ)からなる制御ゲート(WL1?WL8)とを有するメモリセルMCを8個示している。この8個のNANDメモリセルMCを挟んで,ドレインD側と,ソースS側に,それぞれ選択用のトランジスタT1,T2がそれぞれ接続されている構造をしている。次に,このメモリセルの読みだし時の動作を説明する。
【0005】[図13]に示すように,読みだし時,選択されたメモリセル(MC(1),MC(2))の選択ゲート(ワードラインWL(S))は低レベル(以下,“L”と略記する)に設定され,NANDセル群の残りの7つのメモリセルのの選択ゲート(ワードラインWL(NS))は高レベル(以下,“H”と略記する)に設定される。選択トランジスタT1のゲート(セレクト線SGD)と,選択トランジスタT2のゲート(セレクト線SGS)は“H”に設定される。NAND構造の不揮発性半導体装置では,[図14]に示すように,“0”の書込まれたメモリセルのしきい値電圧は正に分布する。しかも,その“0”データセルのしきい値電圧は,NANDセル群の非選択トランジスタのゲート電圧(“H”)より低い値となるように設定される。このため,選択されたメモリセル(MC(1))のしきい値電圧が正であれば(“0”データが書込まれていれば),ビットライン(BL(1))とGND間には電流が流れず,ビットライン(BL(1))は高レベルとなる。また,選択されたメモリセル(MC(2))のしきい値電圧が負であれば(“1”データが書込まれていれば),ビットライン(BL(2))とGND間にセル電流CCが流れ,ビットライン(BL(2))は低レベルとなる。従って,このビットライン(BL(1),BL(2))の電位をセンスアンプ回路により検知する事により,対象とするメモリセルMC(1),MC(2)のデータが“0”か“1”かを読み出すことが出来る。次に,書込み動作について説明する。
【0006】[図15]に示すように,選択されたメモリセルの選択ゲートWL(S)には20V程度の高電圧(Vｐｐ)がロウデコーダより供給される。また,他の7つの選択ゲート(WL(NS))には10V程度の中間電位(VPI)が供給される。この時,選択トランジスタT1のゲート(SGD)電圧は12V,NANDセル群とソース線間の選択トランジスタT2のゲート(SGS)電圧は0Vに設定される。図示してはいないが,他のNANDセル群の選択ゲートには0Vが供給される。この状態でビットラインBL(1)を0Vにすると,選択されたメモリセルMC(1)の選択ゲート(WL(S))とチャネルとの間の電位差は20Vとなる。従って,選択されたメモリセルMC(1)においてのみ基板から浮遊ゲートに電子が注入される。このとき,同じNANDセル群中の他の7つのメモリセルにおいては,選択ゲートとチャネルの間の電位差は10Vとなり,電子の注入は起らない。また,選択したメモリセルMC(2)へ電子の注入を行わないとき,すなわち“1”ライトを行いたいときは,ビットラインBL(2)に10V程度の中間電位(VDPI)を供給すれば良い。このとき選択ゲートWL(S)とビットラインBL(S)間の電位差は10V程度となり,電子の注入は行われない。つまり,選択的に,“0”または“1”のデータの書込みを行うことが出来る。次に,消去動作について説明する。
【0007】[図16]に示すように,消去時には,基板を20V程度(Vｐｐ)に,選択ゲートを0Vに設定する。これにより,浮遊ゲート中の電子が基板に引抜かれて,消去が行われる。このとき,選択ゲートのゲートストレスを緩和するため,セレクト線SGD,SGSは20V(Vｐｐ)に設定される。
【0008】このように,NAND構造のEEPROMでは,トンネル電流で書込みが行われる。このため,書込み時にメモリセルに流れる電流は非常に小さい。従って,数百?数千個のメモリセルに同時に書込みを行うことが可能である。
【0009】[図17]は,現在実用化されている4MビットNAND構造EEPROMの動作モードを示した図面であり,[図17](a)に示すように,カラム方向に512ビット×8(I/O)=4096本のビット線が配置され,ロウ方向に128NAND束×8ビット=1024本のワード線が配置されている。このメモリに書込む場合,各ビット線に接続された各データレジスタに,I/Oバッファ回路から512回データを入力した後([図17](b))4096ビットに一括して書込みが行われる([図17](c))。また,読みだし時はメモリセルのデータをデータレジスタに転送した後,読み出すランダム読みだしモード([図17](d))とデータレジスタの内容だけを読み出すページ内読みだしモード([図17](e))に分けられる。ロウアドレス(ページアドレス)が切り換る場合はランダム読みだし状態となり,メモリセルのデータ読み出しに10μｓecの時間を要するが,カラムアドレス(ページ内アドレス)が切り換る場合はページ読み出しが可能となり,70nｓecの高速読み出しが行える。
【0010】このNANDタイプのEEPROMはメモリセルサイズが小さいため安価であり,大容量のハードディスクの代わりに使用される。このNANDタイプのEEPROMで連続データ読み出しを行う場合,1ページの最終番地(最終ページ内アドレス)まで70nｓecでシリアル読み出しを行った後に次のデータを読み出すために10μｓecのランダム読み出しを行う必要があるため,システムで読み出しアドレスが1ページの最終番地か監視して,メモリからのデータ読み出しタイミングを制御する必要があった。このためメモリ制御方法が複雑でありメモリ制御専用チップを必要とするという問題があった。これらの問題を解決するため,外部制御信号に応答してチップ内部の内部アドレスをインクリメントし,1ページの最終アドレスまで読み出した後はチップに内蔵されたタイマーによる制御で自動的にランダム読み出し行う機能を付加したNANDタイプのEEPROMが,平成3年12月19日に中井他により出願された特願平3-7792201に詳細に開示されている。一般にハードディスクの記憶データは512バイト単位で管理されており,この512バイト単位のデータはディスク内の任意の位置に記憶される。このため512バイト以上のデータを記憶しておくためには,この512バイト単位のデータの連続情報を記憶しておく必要がある。NANDタイプのEEPROMをハードディスクの代わりに使用する場合,カラム方向のビット数を512バイト(4Mビット)で構成して上記連続情報を冗長メモリセル(2バイト)に記憶することにより,1度のランダム読み出しで512バイト(1セクター)の情報と次のセクターアドレス(ページアドレス情報)をデータレジスタに読み込むことが可能となる。
【0011】[図18]はこの様なNANDタイプEEPROMを2チップ使用して構成したデータ記憶装置の構成を示す図である。このデータ記憶装置は4MビットEEPROM2個で構成されており,すべてのページアドレスを表現するために各ページに2バイト(実際に使用するのは11ビット)の冗長メモリが付加されいる。その結果,1つのページは512バイト(1セクター)の本体メモリセルと2バイトのページアドレス記憶用冗長メモリセルにより構成されている。次にこのデータ記憶装置での連続データ読み出し方法について説明する。まずCPUからページ(1)を示すアドレスデータが入力されるとページ(1)のメモリ記憶情報がランダム読み出しでデータレジスタに転送され,外部制御信号のクロックに応答して512バイトの本体セルデータが読み出される。さらにその後の連続した外部制御信号のクロックに応答して,続けて2バイトの冗長メモリセルデータが読み出される。このとき冗長メモリセルから読み出された次ページアドレス情報が,連続したページ(2)を示しているとすると,CPUは外部制御信号のクロックを続けて出力し,ページ(2)のメモリセル情報を連続して読み出す。ページ情報が連続していれば外部制御信号に応答して自動的にランダム読み出しが行われるため,ページ(2)のランダム読み出し時にアドレスデータを入力する必要はない。ページ(2)の次のページアドレスも連続していれば,外部制御信号のクロックをCPUが出力することによりページ(3)のデータが連続して読み出される。ページ(3)の次のページは第一図に示すようにチップ2のページ(1023)であるから,CPUはチップ1をディセーブル状態にしてチップ2を選択し,さらにページ(1023)のアドレスを出力して10μｓecのランダム読み出しを行う。その後外部制御信号のクロックで本体データのシリアル読み出しを行った後,次ページアドレス(チップ2のページ(1024))を読み出し,この読み出されたページアドレスに対応する次のページを外部制御信号のクロックで読み出す。チップ2のページ(1024)の次ページアドレスはチップ1のページ(1023)を示しているので,CPUはチップ2をディセーブルにしてチップ1を再度選択する。このようにして連続した512バイトのデータを順次読み出していく。最後のページの冗長メモリセルにはこの連続データの終了情報が書き込まれているので,CPUはこの終了情報を読み出すとチップ1と2をディセーブル状態にしてデータ読み出しを終了する。
【0012】一般的にハードディスクではデータの配置情報を得るため各ページの連続情報のみを連続して読み出す必要があり,メモリチップをハードディスクの代わりに使用する場合も各ページの連続情報のみを読み出す必要がある。しかしながら上記のような改良されたNANDタイプEEPROMの場合,各ページのページ連続情報を読み出すたびに冗長セルのスタートアドレスを入力する必要があり,メモリチップを制御するシステムの負担が重くなるという問題があった。
【0013】
【発明が解決しようとする課題】従来の任意アドレスからのページ単位連続読み出し可能な半導体メモリにおいて,ページ内の所定アドレスからページ最終アドレスまでのデータを連続したページについて読み出す場合,各ページ読み出し開始時に前記ページ内所定アドレスを毎回入力する必要があり,システムの効率が低下する問題があった。
【0014】本発明はこのような点に鑑みてなされたものであり,その目的は前記ページ内所定アドレスを管理することなく,ページ内所定アドレスからページ内最終アドレスまでの各ページデータを連続して読み出せる半導体メモリを得ることにある。
【0015】
【課題を解決するための手段】上記目的を達成するために,本発明では,第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,前記I/Oピンから入力されるコマンドコードによって指定される第1のモードであって,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第1のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第1の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第1のモードと,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードであって,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスが入力され,最初のページ読みだしにおいては,この第2のモードにおいて入力されたカラムアドレスに対応する列から順次前記データレジスタの内容が前記I/Oピンから外部に出力され,その後のページ読みだしにおいては,選択された行が切り換ると前記第2の所定の列から順次前記データレジスタの内容が前記I/Oピンから外部に出力される第2のモードとを具備することを特徴とする不揮発性半導体記憶装置を提供する。
【0016】また,第1の所定の列に対応するメモリセルを有する本体セルの領域と第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読みだしモードを備える不揮発性半導体記憶装置において,
前記I/Oピンから入力されるコマンドコードによって指定される第1のモードでは,この第1のモードを指定するコマンドコードが入力されてこの第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込みReadｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第1の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記I/Oピンから入力されるコマンドコードによって指定される第2のモードでは,この第2のモードを指定するコマンドコードが入力されてこの第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,最初のページ読みだしにおいては,前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後にこの第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,前記データレジスタの最終列まで出力が完了すると再び前記Readｙ/Bｕｓｙピンの出力をロウレベルとし,その後のページ読みだしにおいては,選択された行が切り換ると前記Readｙ/Bｕｓｙピンの出力をハイレベルとした後に前記第2の所定の列から順次前記データレジスタの内容を前記I/Oピンから外部に出力する制御手段を具備することを特徴とする不揮発性半導体記憶装置を提供する。さらに,第1の所定の列に対応するメモリセルを有する本体セルの領域と前記第1の所定の列以降である第2の所定の列に対応するメモリセルを有する冗長セルの領域とを含むマトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し,前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し,前記データレジスタ内のデータを順次I/Oピンから外部に出力するページ読み出しモードを備える不揮発性半導体記憶装置において,前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第1のモードに切り換えて,前記第1のモードを指定するコマンドコードが入力されて前記第1のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第1のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列から順次前記データレジスタの内容を読み出し,前記不揮発性半導体記憶装置を前記I/Oピンから入力されるコマンドコードによって指定される第2のモードに切り換えて,前記第2のモードを指定するコマンドコードが入力されて前記第2のモードに入った後に前記I/Oピンからカラムアドレスを取り込み,最初のページ読みだしにおいては,この第2のモードにおいて取り込まれたカラムアドレスに対応する列から前記データレジスタの最終列まで順次前記データレジスタの内容を前記I/Oピンから外部に出力し,その後のページ読みだしにおいては,選択された行が切り換わると前記第1の所定の列のアドレス以降である前記第2の所定の列から順に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする不揮発性半導体記憶装置を提供する。
【0017】
【作用】本発明による半導体記憶装置は,ページ内の第一の所定カラムアドレスからそのページの最終アドレスまでのデータを連続したページについて読み出せるとともに,ページ内の第二の所定カラムアドレスからそのページの最終アドレスまでのデータを連続したページについて読み出すことが可能である。このためデータ構造が第一のデータと第二のデータの和の形となっているデータの集合を記憶する場合に,第一のデータと第二のデータの和のデータ集合を連続して読み出せるとともに,第二のデータのみの集合を連続して読み出すことも可能となり,半導体記憶装置を用いたシステムの効率を向上させることができる。
【0018】
【実施例】以下,本発明の一実施例を図を参照して説明する。[図1]はページ(1)からページ(8)までのメモリセルの配置を示す回路図である。この例ではカラム方向に8バイトの冗長メモリセルが付加されている。また1つのNAND束は直列に接続された8個のメモリセルとドレイン側セレクト線101及びソース側セレクト線103により構成され,カラム方向に並列に配列された複数のNAND束で8ページを構成している。[図2]は本発明を適用した不揮発性半導体のブロック系統図で,I/Oピン111から入力されたカラムアドレスA0?A8はカラムアドレスバッファ回路105で記憶され,またロウアドレスA9?A18はロウアドレスバッファ回路107で記憶される。またこの不揮発性半導体装置の読み出し,書き込み,消去の各モードの制御は,I/Oピンから入力されたコマンドコードをコマンドデコーダ109でデコードすることにより行われる。I/Oピン111の入/出力モード切り換えと入力データのアドレス/コマンドデータの識別は,それぞれの入力ピンから入力される外部制御信号CLE,NCE,NWE,ALE,NRE,NWPにより行われる。また制御回路からはチップがアクセス可能か,不可能かを示す信号がReadｙ/Bｕｓｙピンを介して外部に出力される。[図3]にこれらの制御信号によって決定されるチップの動作モードを示してある。外部制御信号CLEはコマンド入力モードを決定し,外部制御信号ALEはアドレス入力モードを決定する。さらに外部制御信号NCEはチップセレクト信号であり,外部制御信号NWEはコマンド入力モード,アドレス入力モード及びデータ入力モードでI/Oピンから入力されるそれぞれのデータを取り込むためのクロック信号である。また外部制御信号NREは,データ読み出し時にシリアルデータを読み出す際の内部アドレスインクリメントと出力バッファをイネーブル状態とするために入力されるクロック信号である。このように構成された半導体メモリでは,入力データ信号にグリッチが発生して誤ったコマンドが入力されると,書き込みまたは消去状態となり記憶データが破壊される可能性がある。このため,本実施例の半導体メモリでは,外部制御信号NWPが“L”状態では,チップが書き込み動作及び消去動作を行わないよう規定されるプログラム/消去プロテクトモードを有している。またReadｙ/Bｕｓｙ出力端子には,前述したようにチップがアクセス不可の場合は,“L”レベルのBｕｓｙ信号が出力され,チップがアクセス可能な場合は“H”レベルのReadｙ信号が出力される。
【0019】次に本実施例の不揮発性半導体メモリの読み出し動作について説明する。まず本実施例の不揮発性半導体メモリが第一の読み出しモードの場合の動作について[図4]を用いて説明する。[図4]はカラムアドレス(ページ内アドレス)N番地,ページアドレスM番地がアドレス入力され,この番地のメモリセルから連続読み出しを行う場合の外部制御信号の入力波形とデータ出力タイミングを示す図面である。
【0020】最初に,[図3]に示すようなアドレス入力モードで,カラムアドレス番地,ページアドレス番地をアドレスバッファ内に取込むと同時に,Bｕｓｙ状態を示す“L”レベルのアクセス不可信号を外部に出力する。このとき,[図4](b)に示すように,選択されたワード線に接続されたMページすなわちロウアドレスがM番地のメモリセル情報がビット線に出力され,データレジスタ回路にラッチされる。このラッチ動作が終了するとRead状態を示す“H”レベルのアクセス可能信号を外部に出力し,記憶データ読み出し可能であることをチップ制御コントローラに知らせる。次に,[図4](c)に示すように,チップ制御システムから送られた外部制御信号NREのクロックに応答して,入力されたページ内アドレス(カラムアドレスN番地)をスタート番地として,内部カラムアドレスをインクリメントしながらデータをアクセスタイム70nｓecで外部に出力する。次に,ページ内アドレス最終番地(カラムアドレス519番地)の読み出しが終了すると,[図4](d)に示すように,内部ページアドレス(内部ロウアドレス)をインクリメントすると同時に,Bｕｓｙ状態を示す“L”レベルのアクセス不可信号を外部に出力し,新しい内部ページアドレス(M+1)で選択されたワード線に接続されたメモリセル情報をデータレジスタ回路にラッチする。このラッチ動作終了とともにReadｙ状態を示す“H”レベルのアクセス可能信号を外部に出力し,[図4](e)外部制御信号NREのクロックに応答してM+1ページの内部ページ内アドレス0番地(カラムアドレス0番地)をスタート番地として,内部ページ内アドレスをインクリメントしながらデータを出力する。この連続動作は,読み出したい連続データのデータ長分だけ繰返され,最終データ読み出し終了後,外部制御信号NCEを“H”レベルにすることにより一連の読み出し動作が終了する。
【0021】次に本実施例の不揮発性半導体メモリが第二の読み出しモードにある場合の読み出し動作について[図5]を用いて説明する。[図5]はアドレス入力モードでカラムアドレスN番地,ページアドレスM番地が入力されその後連続読み出しを行った場合の,外部制御信号の入力波形とデータ出力タイミングを示す図面である。第一の読み出しモードの場合と同様にアドレス入力モードでカラムアドレス番地,ページアドレス番地をアドレスバッファ内に取り込むと同時に,Bｕｓｙ状態を示す“L”レベルのアクセス不可信号を外部に出力する。このとき,[図5](b)に示すように,第一の読み出しモードと同様にMページのメモリセルの情報がビット線に出力されデータレジスタにラッチされる。このラッチ動作が終了するとRead状態を示す“H”レベルのアクセス可能信号を外部に出力し,データレジスタにラッチされた記憶データが読み出し可能であることを外部に知らせる。次に,外部制御信号NREのクロックに応答して入力されたページ内アドレス(カラムアドレス)からデータ出力を行う。ここで第二の読み出しモードの場合,アドレスデータ入力モードで入力されたN番地のカラムアドレスに応答して,内部アドレスは512+N番地を示すようにアドレスバッファ回路が構成されるため,冗長セル8バイトの内のN番地がシリアル読み出しのスタート番地となる。[図5](c)に示すように,この冗長セル内のN番地から外部制御信号NREのクロックにより内部ページ内アドレス(内部カラムアドレス)が順次インクリメントされデータレジスタ内のメモリセルデータをアクセスタイム70nｓecで順次外部に出力する。ページ内アドレス最終番地(カラムアドレス519番地)までシリアル読み出しが行われると,内部ページアドレスをインクリメントすると同時に,Bｕｓｙ状態を示す“L”レベルのアクセス不可信号を外部に出力する。さらにインクリメントされた次の内部ページアドレス(M+1)で選択されたワード線に接続されたメモリセル情報を,[図5](d)に示すように,データレジスタ回路にラッチする。このラッチ動作終了とともにReadｙ状態を示す“H”レベルのアクセス可能信号を外部に出力する。このとき内部ページ内アドレス(内部カラムアドレス)は第一の読み出しモードの場合と異なり冗長セルの開始番地(512番地)にリセットされる。このためチップがReadｙ状態となった後に外部制御信号NREのクロックを外部から入力すると,[図5](e)に示すように,外部制御信号NREに応答してページ内アドレス512番地(冗長セル8バイトの0番地)から順次メモリセルデータが連続して読み出される。アドレス入力後の最初の読み出しは指定カラムアドレスからシリアル読み出しが開始されるが,内部ページアドレスインクリメント後のシリアル読み出しは,常に冗長セルの0番地(カラムアドレス512番地)から開始される。この連続読み出し動作はチップの最終番地まで行われ,最終データ読み出し後,外部制御信号NCEを“H”レベルにして読み出し動作が終了する。
【0022】[図6]は,通常のEPROM等で使用されるアドレスバッファ回路とは異なり,前述のアドレス入力及びアドレスインクリメント動作を行えるよう構成されているアドレスバッファ回路の回路図である。このアドレスバッファ回路は,CMOSトランスファーゲートTG1?4を使用したバイナリカウンタとバイナリカウンタの内部を入力アドレス信号に対応する論理レベルに設定する手段と,バイナリカウンタの内部を所定の論理にリセットする手段とで構成されている。DnはI/O入力出力端子に接続され,外部からのアドレス情報を受付ける。データラッチ制御信号LPnは,アドレス入力動作モードのとき外部制御信号NWEの立上がりに応答して所定の時間だけ“L”レベルとなる内部制御信号であり,LPnが“L”レベルの時I/O入力出力端子のアドレス情報は,ノアゲートNOR1,インバータINV1,ナンドゲートNAND1,クロックドインバータCINV1,CINV2を介してバイナリカウンタの内部ノードN2,N4に転送される。所定の期間の後,LPnが“H”レベルになると,クロックドインバータCINV1,CINV2が非動作状態,また,クロックドインバータCINV3,CINV4が動作状態となり,前述の入力されたアドレス情報がバイナリカウンタ内にラッチされる。この結果,アドレス情報と同相の信号が内部アドレス信号出力端子AiSに,またラッチされたアドレス情報と逆相の信号が内部アドレス信号出力端子AiSBに出力される。一部のアドレスバッファ回路を除いて,このアドレスバッファ回路の入力端子Ai-1ｓとAi-1SBにはこのアドレスバッファ回路の1つ手前のアドレスバッファ回路の内部アドレス信号出力端子が接続される。このアドレスバッファ回路は,1つ手前のアドレスバッファ回路の内部アドレス信号が2周期変化すると,このアドレスバッファ回路の内部アドレス信号が1周期変化するよう構成されている。また,それぞれのアドレスバッファ回路の内部アドレス信号は対応するデコーダ回路に入力されており,内部アドレス信号に対応したワード線及びビット線が選択されるようにロウデコーダ回路,及びカラムデコーダ回路が構成されている。リセット信号RSTは,内部アドレス信号AiSを“L”レベル,内部アドレス信号AiSBを“H”レベルにリセットするために使用される信号で,リセット信号RSTが“L”→“H”→“L”に変化すると,内部アドレス信号は前述の所定の論理レベルに設定される。
【0023】[図7]にカラムアドレスA0?A8,ロウアドレスA9?A18で構成される本発明の4Mビットの不揮発性半導体メモリにおいて,内部アドレスの動作を説明するためのアドレスバッファ回路の回路図を示す。この回路図のシンボルABUF0?ABUF18及びABUF8Eの回路構成は,[図6]で示したアドレスバッファ回路に等しい。ここでABUF0?ABUF18はそれぞれ内部アドレスA0S?A18Sを出力するアドレスバッファ回路である。アドレスバッファ回路ABUF0?ABUF7及びABUF8Eのラッチ信号入力端子(LPn)には制御信号LP1が供給され,アドレスバッファ回路ABUF8?ABUF15のラッチ信号入力端子には制御信号LP2が,さらにアドレスバッファ回路ABUF16?ABUF18のラッチ信号入力端子には制御信号LP3が供給される。またアドレスバッファ回路ABUF0,8,16のデータ入力端子Dnは共通にI/O0の入力出力端子に接続され,アドレスバッファ回路ABUF1,9,17のデータ入力端子はI/O1の入力出力端子に接続される。同様にアドレスバッファ回路ABUF2,10,18のデータ入力端子はI/O2の入力出力端子に接続される。さらにアドレスバッファ回路ABUF3,11のデータ入力端子はI/O3に,ABUF4,12のデータ入力端子はI/O4に,ABUF5,13のデータ入力端子はI/O5に,ABUF6,14のデータ入力端子はI/O6に,ABUF7,15のデータ入力端子はI/O7に接続される。またA0からA8までのカラムアドレスに対応するアドレスバッファ回路(ABUF0?ABUF8)のリセット端子(RST)には,電源投入時チップ内部をリセットするため所定の期間”H”レベルとなる信号RSTと最終カラムアドレスのデータ読み出しが終了したときに”H”レベルとなるパルス信号COLENDのOR論理の信号COLRSTが供給される。またA9からA18までのロウアドレスに対応するアドレスバッファ回路(ABUF9?ABUF18)のリセット端子には前記リセット信号RSTが入力される。またカラム方向512バイト目から配置されている冗長メモリセルを選択するため付加されたアドレスバッファ回路ABUF8Eのリセット端子には,前記信号COLRSTと逆相の信号と,第一の読み出しモードでは”L”レベルとなりまた第二の読み出しモードでは”H”レベルとなる内部制御信号EXとのNOR論理の信号が入力される。またアドレスバッファ回路ABUF1?ABUF8とABUF10?ABUF18の入力端子Ai-1SとAi-1SBは,それそれぞれ下位アドレスのアドレスバッファ回路の内部アドレス信号出力端子AiSとAiSBが接続される。カラムアドレスの最下位アドレスに対応するアドレスバッファ回路ABUF0の入力端子Ai-1Sには外部制御信号NREの立ち下がりに応答して所定の期間”L”レベルとなるパルス信号PULが供給され,またその入力端子Ai-1SBには前記パルス信号PULの反転信号PULBが入力される。ロウの最下位アドレスに対応するアドレスバッファ回路ABUF9の入力端子Ai-1Sには前記信号COLRSTと逆相の信号が入力され,このアドレスバッファ回路の入力端子Ai-1SBには前記信号COLRSTが入力される。またアドレスバッファ回路ABUF8Eの入力端子Ai-1Sはアドレスバッファ回路ABUF8の内部アドレス信号出力端子AiSが接続され,入力端子Ai-1SBにはアドレスバッファ回路ABUF8の内部アドレス信号出力端子AiSBが接続される。
【0024】アドレスバッファ回路ABUF0?ABUF8及びABUF8Eから出力される内部アドレス信号A0S?A8SとA8ES及びその反転信号は前述したようにカラムデコーダ回路に入力されている。本実施例ではカラムアドレスが10ビットで構成されているため,最大1024バイトの内の1バイトのビット線を選択可能であるが,冗長メモリセルは8バイトで構成されるため最終カラムアドレスは519番地となる。このため外部制御信号NREのクロックに応答して519番地以降の内部アドレスが選択されないように,本実施例では519番地の最終カラムが選択されたことを検知するための最終カラムアドレス検出手段を設けている。最終カラム番地が選択された場合に各カラムアドレスバッファの内部アドレス出力端子のレベルは以下のようになっている。A0S=”H”,A0SB=”L”;A1S=”H”,A1SB=”L”;A2S=”H”,A2SB=”L”;A3S=”L”,A3SB=”H”;A4S=”L”,A4SB=”H”;A5S=”L”,A5SB=”H”;A6S=”L”,A6SB=”H”;A7S=”L”,A7SB=”H”;A8S=”L”,A8SB=”H”;A8ES=”H”,A8ESB=”L”。このため本実施例では最終番地が選択され,A8ES,A0S,A1S,A2Sがすべて”H”レベルとなった場合に信号COLENDが”L”レベルから”H”レベルに変化するよう論理回路Aが構成されており,この信号COLENDの変化でカラム最終番地が選択されているかを検出している。また[図7]に記載される信号REPULは,外部制御信号NREが”L”レベルから”H”レベルに変化する際,所定の期間”H”レベルとなる内部パルス信号である。このアドレスバッファ回路にI/O入力出力端子から入力されたアドレスデータを記憶させるアドレス入力モードの動作について次に説明する。
【0025】アドレスデータをデータ入力端子より入力するため外部制御信号NWEを“H”→“L”→“H”レベルに変化すると,“H”→“L”→“H”レベルに変化するアドレスラッチ制御信号LP1が発生する。このとき,他のアドレスラッチ制御信号LP2,LP3は“H”に保持される。この結果,前述したようにデータ入出力端子I/O0?7に供給されているA0?A7のアドレス情報がそれぞれのアドレスバッファ回路にラッチされ,内部アドレス信号は,入力されたアドレス情報に対応した論理レベルに設定される。次に,A8からA15までのアドレスデータを入力するためI/O0?7にA8からA15までのアドレスデータを供給し,外部制御信号NWEを“H”→“L”→“H”レベルに変化させる。その結果,“H”→“L”→“H”レベルに変化するパルスのアドレスラッチ制御信号LP2が発生する。このとき,他のアドレスラッチ制御信号LP1,LP3は“H”に保持される。このとき,データ入出力端子I/O0?7に供給されているA8?15までのアドレス情報がそれぞれアドレスバッファ回路ABUF8?15にラッチされ,内部アドレス信号が入力されたアドレス情報に対応した論理レベルに設定される。
【0026】最後に,A16?18までのアドレスデータをI/O0?7に供給して,外部制御信号NWEを“H”→“L”→“H”レベルに変化させる。その結果,“H”→“L”→“H”レベルに変化するパルスのアドレスラッチ制御信号LP3が発生し,A16からA18までのアドレスデータはアドレスバッファ回路ABUF16?18にラッチされる。このようにして,NWEパルスの3ステップでI/O入出力端子に供給されるA0?18までのアドレス情報が各アドレスバッファに入力される。
【0027】[図8]は前述のアドレスラッチ制御信号LP1?LP3を発生する回路を示す回路図である。ここで,シンボル表記してある各シフトレジスタは[図9],[図10]に示されるシフトレジスタ回路を表している。この回路はアドレスデータ入力時,外部制御信号NWEの立上がりに対応して所定の期間“H”レベルとなる信号LATPULAに応答して,負論理のアドレスラッチ制御信号LP1?LP3を形成する。電源投入時及び外部制御信号ALEが“H”→“L”に変化してアドレス入力モードが終了したとき,リセット信号ARSTが所定の期間“H”となり,第1のシフトレジスタの出力は“H”レベル,また第2から第4のシフトレジスタの出力は“L”レベルにイニシャライズされる。
【0028】アドレスデータ入力時,第1ステップのNWEクロックに対応して正論理のLATPULA信号が出力されると,第1のシフトレジスタの出力信号が“H”レベルにイニシャライズされているため,ナンドゲートNAND2を介して負論理のアドレスラッチ制御信号LP1が出力される。また,パルス信号LATPULAに応答してシフトレジスタが一段進み,第2のシフトレジスタの出力は“H”,また,第1,第3,第4のシフトレジスタの出力は“L”に変化する。
【0029】次に,第2ステップのNWEクロックに対応して再度LATPULA信号が出力されると,第2のシフトレジスタ回路の出力信号が“H”レベルのため,ナンドゲートNAND3を介して負論理のアドレスラッチ制御信号LP2が出力される。また,パルス信号LATPULAに応答してシフトレジスタが一段進んで,第3のシフトレジスタの出力は“H”,また,第1,第2,第4のシフトレジスタの出力は“L”に変化する。
【0030】同じように,第3ステップのNWEクロックに対応して再度LATPULA信号が出力されると,第3のシフトレジスタ回路の出力信号が“H”レベルのため,ナンドゲートNAND4を介して負論理のアドレスラッチ制御信号LP3が出力される。また,パルス信号LATPULAに応答してシフトレジスタが一段進んで,第4のシフトレジスタの出力は“H”レベルとなり,ノアゲートNOR2の出力信号である各シフトレジスタのCLOCK入力信号はNAND5により“H”に保持される。このため第4,第5ステップのNWEクロック信号が入力され,パルス信号LATPULAが発生しても,第1,第2,第3のシフトレジスタの出力は“L”を保持し,アドレスラッチ制御信号は出力されないよう構成されている。
【0031】このようにして,3ステップのNWEクロック信号でアドレス入力が終了すると,第3のアドレスラッチ制御信号LP3のレベル変化を受けて,Bｕｓｙ信号が出力され,アドレス入力モードで入力されたロウアドレスに対応した内部アドレス信号によりワード線が選択される。10μｓecのランダム読み出し時間に,選択されたワード線に接続されたメモリセルのデータがビット線を介して読み出され,データレジスタにラッチされる。
【0032】次に第一及び第二の読み出しモードの場合について,それぞれのシリアル読み出し動作について説明する。まず,第一の読み出しモードの場合の動作について説明する。たとえば第一の読み出しモードと第二の読み出しモードは,外部からコマンド入力モードで所定のコマンドを入力することにより行うことが可能である。この所定のコマンドが入力されると内部制御信号EXは”L”レベルから”H”レベルに変化し,再度この所定のコマンドが入力されると内部制御信号EXは”H”レベルから”L”レベルに変化する。またコマンドデータを使用することなく,この内部制御信号EXを外部から入力される外部制御信号としてもよい。このようにこの内部制御信号を形成する方法はチップ設計者が任意に設定することが可能である。本実施例ではランダム読み出し後にカラム読み出し開始番地が0番地に設定される第一の読み出しモードでは内部制御信号EXは”L”レベル,またカラム読み出し開始番地が512番地に設定される第二の読み出しモードでは内部制御信号EXが”H”レベルとなるよう構成されている。第一の読み出しモードでは内部制御信号EXは”L”レベルであるから,アドレス入力モードで負論理のアドレスラッチ制御信号LP1が出力されると,アドレスバッファ回路ABUF8Eには”L”レベルの内部アドレス信号がラッチされ,アドレスバッファ回路の出力信号A8ESは”L”レベルに,またA8ESBは”H”レベルに設定される。[図11]は第一の読み出しモードの動作を説明するため,第一の読み出しモードに設定された状態でカラムアドレス3番地がアドレス入力モードで指定された場合の外部制御信号と内部制御信号のタイミングを示したタイミング図である。
【0033】最初のランダム読み出し後に,外部制御信号NREを“H”→“L”→“H”に変化させた場合の読み出し動作について以下に説明する。パルス信号PULは読み出し動作モードで外部制御信号NREを“H”→“L”→“H”に変化させた時出力される信号で,前述したように,この信号PUL及びその反転信号PULBはそれぞれアドレスバッファ回路ABUF0の入力端子Ai-1SとAi-1SBに供給される。ただしアドレス入力後の最初のカラム番地の読みだし時及びページアドレスが切り換ってデータレジスタ内容が書換えられた後の最初のカラム番地の読みだし時は,Read/Bｕｓｙ信号の“L”→“H”レベルの変化に対応してパルス信号PULは出力されないよう構成されている。このように構成された半導体メモリでアドレス入力後に外部制御信号NREを“H”→“L”レベルに変化させると,内部アドレス信号A8ESが“L”レベルに設定されているので,3番地のデータレジスタの内容がI/O入出力端子に出力され,これらの端子は高インピーダンス状態から出力データに対応した所定のレベルに変化する。
【0034】最初のNREのクロック信号では,前述したようにパルス信号PULは発生しないように構成されているため,アドレスバッファ回路から出力される内部アドレス信号は変化せず,3番地のデータが外部に出力される。次に,外部制御信号NREが“L”→“H”レベルに変化すると,I/O入出力端子は高インピーダンス状態になる。再度外部制御信号NREを“H”→“L”レベルに変化させると,今度はパルス信号PULが発生するため,アドレスバッファ回路ABUF0の内部アドレス信号A0Sは“H”→“L”レベルに変化する。また,この内部アドレス信号A0Sの変化に応答してアドレスバッファ回路ABUF1の内部アドレス信号A1Sは“H”→“L”レベルに変化する。さらに,アドレス信号A1Sの変化に応答して内部アドレス信号はA2Sは“L”→“H”レベルに変化する。その後,この内部アドレス信号で選択されるデータレジスタの内容(カラムアドレス=4番地)がI/O入出力端子に出力される。その後,外部制御信号NREを“L”→“H”レベルに変化するとI/O入出力端子は高インピーダンス状態となる。
【0035】このように,内部カラムアドレス信号A0S?A8ESで決定される内部カラムアドレスは信号PULにより順次インクリメントされてゆく。517ステップ目に外部制御信号NREが“H”→“L”レベルに変化すると,前述したように内部アドレス信号A0S,A1S,A2S,A8ESが“H”レベルとなるため,信号COLENDが“L”→“H”レベルに変化する。パルス信号REPULは外部制御信号NREの“L”→“H”レベルの変化に応答して出力される正論理のパルス信号であり,信号COLENDが“H”レベルの時に,外部制御信号NREが“L”→“H”レベルに変化すると,パルス信号REPULに対応した正論理のパルス信号COLRSTが出力され内部ロウアドレスはインクリメントされる。また同時に,ランダム読み出しを開始するためBｕｓｙ信号が出力される。さらにこのとき,カラムアドレスバッファABUF0?ABUF8及びABUF8Eはリセットされ内部カラムアドレスは0番地を示すようになる。このように,外部制御信号NREのクロックに応答してシリアル読み出しが行われ,冗長メモリセルを含むカラムの最終番地まで読み出しが行われた後の内部カラムアドレスは0番地を示しており,内部ロウアドレス(ページアドレス)はインクリメントされた番地を示している。所定のランダム読み出し時間後に,インクリメントされたロウアドレスのメモリセルデータがデータレジシスタに転送され,チップがアクセス可能であることを示すReadｙ信号がReadｙ/Bｕｓｙ出力信号端子に出力される。この後,クロック外部制御信号NREを入力して最初のシリアル読み出し動作を行うと,Readｙ/Bｕｓｙ信号が“L”→“H”レベルに変化したため前述したように信号PULは出力されず,0番地のデータレジスタの内容がI/O入出力端子に出力される。
【0036】その後,カラム最終番地まで外部制御信号NREのクロックによりシリアル読み出しを行った後は,Readｙ/Bｕｓｙ出力端子には再度Bｕｓｙ信号が出力されるとともに,次のページアドレスのメモリセルデータがデータレジスタに転送される。この後,外部制御信号NREのクロックによりシリアル読み出しが続けて行われる。
【0037】次に第二の読み出しモードの場合の動作について説明する。第二の読み出しモードでは内部制御信号EXは”H”レベルとなっているから,アドレス入力モードで負論理のアドレスラッチ制御信号LP1が出力されると,アドレスバッファ回路ABUF8Eには”H”レベルの内部アドレス信号がラッチされ,アドレスバッファ回路の出力信号A8ESは”H”レベルに,またA8ESBは”L”レベルに設定される。このためアドレス入力モードでN番地を指定すると内部カラムアドレスは512+N番地を指定することになる。言い替えれば第二の読み出しモードでN番地を指定すると冗長メモリセルブロック内のN番地を指定したことになる。[図12]は第二の読み出しモードの動作を説明するため,第二の読み出しモードに設定された状態でカラムアドレス5番地がアドレス入力モードで指定された場合の外部制御信号と内部制御信号のタイミングを示したタイミング図である。アドレス入力モード及びその後のランダム読み出しの動作については前述した第一の読み出しモードの場合と同じである。その後シリアル読み出しが外部制御信号NREのクロックに応答して開始されると,A8ESが”H”レベルであるからカラムアドレス517番地(512+5)からカラムアドレスの最終519番地までデータレジスタ内のデータが順次読み出される。この第二の読み出しモードでは,内部カラムアドレス信号A8ESは”H”レベルに固定され,内部カラムアドレス信号A0S?A8Sで決定される内部アドレスは信号PULによりインクリメントされる。3ステップ目に外部制御信号NREが”H”→”L”レベルに変化すると,内部アドレス信号A0S,A1S,A2S,A8ESが”H”レベルとなるため,第一の読み出しモードと同様に信号COLENDが”L”→”H”レベルに変化する。この信号COLENDが”H”レベルの時に外部制御信号NREが”L”→”H”レベルに変化すると,パルス信号COLRSTが出力され第一の読み出しモードの場合と同様ロウアドレスがインクリメントされるとともに,アドレスバッファABUF0?ABUF8はリセット信号COLRSTによりリセットされる。しかしながらアドレスバッファ回路ABUF8Eのリセット端子には,パルス信号COLRSTの反転信号と第二の読み出しモード時に”H”レベルとなっている信号EXのNOR論理の信号が入力されているため,パルス信号COLRSTが出力されてもアドレスバッファ回路ABUF8Eはリセットされない。この結果,内部アドレス信号A0S?A8Sは”L”レベルにA8ESは”H”レベルに設定され,最終カラムの読み出しが終了した後の内部カラムアドレスは512番地を示している。その後,第一の読み出しモードの場合と同様ランダム読み出しが行われ,メモリセルデータがデータレジスタに読み出された後READY信号がReadｙ/Bｕｓｙ端子に出力される。ランダム読み出し後に外部制御信号NREを変化させ,インクリメントされたロウアドレスのメモリセルデータのシリアル読み出しを行うと,冗長メモリセルブロックのカラム開始番地である512番地から順次データレジスタの内容が読み出される。続いてカラムの最終番地まで外部制御信号NREのクロックにより読み出しを行うと,再度Readｙ/Bｕｓｙ端子にはBUSY信号が出力されるとともに次のページアドレスのメモリセルデータがデータレジスタに転送される。この後,外部制御信号NREのクロックに応答して冗長メモリセルブロックのカラム開始番地から再度シリアル読み出しが行われる。
【0038】以上述べたように本実施例回路では,データ入力された本体アドレスから読み出しを開始し,冗長メモリセルを含めた最終カラムまでシリアル読み出しを行った後,次ページの読み出しを本体カラムアドレスの0番地から開始する第一の読み出しモードと,データ入力された冗長メモリセルの任意アドレスから読み出しを開始して,最終カラムまでシリアル読み出しを行った後,次ページの読み出しを冗長カラムアドレスの0番地から開始する第二の読み出しモードを備えている。このため,冗長メモリセルデータのみを連続して読み出したい場合に,チップ制御が容易であり外部システムの負担が軽いという利点がある。第8図の本実施例回路は本体メモリセルのカラム方向の構成を512バイト,また冗長メモリセルのカラム方向の構成を8バイトで説明したが,本発明の内容から明らかなようにに本発明がこの構成に限られるものではない。また本実施例は冗長メモリセルにページの連続情報を記憶する場合で説明したが,データ構造が(A1+B1)+(A2+B2)+……+(An+Bn)で構成されており(A及びBはそれぞれすべて同じデータ長),B1+B2+……+BNの構造のデータも連続読み出しする必要がある場合に本発明は有効である。この場合,A+Bのデータ長を指定できる個数だけカラムアドレスバッファ回路を用意し,第二の読み出しモードでは最終カラムアドレスまでデータ読み出しが終了した後に内部カラムアドレスがBのデータの開始ポイントを指し示す様にアドレスバッファのリセット動作を制御する回路を設ければ良い。これは本発明の実施例回路から容易に類推できる。
【0039】例えば冗長ビットにそのページの書換え回数を記憶させ,そのチップの所定ページがNANDセル構造のEEPROMで保証される書き込み/消去回数を越えた場合は,その情報をさらに冗長ビットに書き込みそのページをアクセスしないようにシステムを設計することにより半導体メモリを使用した記憶装置の信頼性を高めることが可能である。この場合所定時間毎に冗長ビットに記憶されている書き込み/消去回数を連続的に読み出し,その回数が所定の回数を越えた場合は冗長ビットに”0”レベルのフラグデータを書き込む必要がある。このため本発明の第二の読み出しモードで冗長ビットの記憶情報のみを連続読み出しすれば,高速に全ページの書き換え回数をチェックすることが可能となる。
【0040】さらに基本データ構造がA+B+Cの場合に本実施例を応用すれば,1つのメモリチップの同じ記憶情報をA+B+C,B+C,Cと異なるデータ長で連続的に読み出すことが可能となる。この場合,最終カラムまでデータ読み出しが終了した後のシリアル読み出し時に,第一のモードでは内部カラムアドレスが0番地を指し示す様にアドレスバッファ回路を制御し,第二のモードでは内部カラムアドレスがBのデータの開始ポイントを指し示す様にアドレスバッファ回路を制御し,第三のモードでは内部カラムアドレスがCのデータの開始ポイントを指し示す様にアドレスバッファ回路を制御すれば良い。
【0041】
【発明の効果】本発明によれは,所定カラムアドレスより上位のカラムアドレスで選択されるメモリセルブロックのデータをページ毎に連続して読み出す場合に,ページアドレスが変化するたびに読み出し開始アドレスを入力する必要がなく,メモリチップを制御するシステムを簡単に構成可能な不揮発性半導体メモリを実現できる。
【図面の簡単な説明】
【図1】本発明の実施例を表した回路図。
【図2】本発明の実施例を表したブロック図。
【図3】本発明の実施例の動作モードを表した図。
【図4】本発明の実施例のタイミングチャート。
【図5】本発明の実施例のタイミングチャート。
【図6】本発明の実施例を表した回路図。
【図7】本発明の実施例を表した回路図。
【図8】本発明の実施例を表した回路図。
【図9】本発明の実施例を表した回路図。
【図10】本発明の実施例を表した回路図。
【図11】本発明の実施例を表したタイミングチャート。
【図12】本発明の実施例を表したタイミングチャート。
【図13】従来例を表した回路図。
【図14】従来例のしきい値分布。
【図15】従来例を表した回路図とメモリセルの断面図。
【図16】従来例を表した回路図とメモリセルの断面図。
【図17】従来例を表したブロック図。
【図18】従来例を表したブロック図。
【符号の説明】
101 ドレイン側セレクト線
103 ソース側セレクト線
105 カラムアドレスバッファ
107 ロウアドレスバッファ
109 コマンドデコーダ
111 I/O端子
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2007-06-27 
出願番号 特願平4-68961
審決分類 P 1 41・ 832- Y (G11C)
P 1 41・ 851- Y (G11C)
P 1 41・ 853- Y (G11C)
最終処分 成立  
前審関与審査官 高橋 宣博  
特許庁審判長 河合 章
特許庁審判官 齋藤 恭一
井原 純
登録日 2001-05-11 
登録番号 特許第3187121号(P3187121)
発明の名称 半導体記憶装置  
代理人 望月 尚子  
代理人 高橋 雄一郎  
代理人 望月 尚子  
代理人 高橋 雄一郎  

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