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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1161469 |
| 審判番号 | 不服2004-10281 |
| 総通号数 | 93 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-09-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-05-17 |
| 確定日 | 2007-07-25 |
| 事件の表示 | 平成11年特許願第242966号「センスアンプ」拒絶査定不服審判事件〔平成13年 3月30日出願公開、特開2001- 84767〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成11年8月30日の出願であって、平成14年9月3日付けの拒絶の理由の通知に対して、その指定された期間内である、平成15年3月6日付けで意見書を提出したが、平成16年2月20日付けで拒絶の査定を受けたものであり、この査定を不服として、平成16年5月17日付けで審判請求がなされたものである。 第2.本願発明について 1.本願発明 本願の請求項1に係る発明(以下、同項記載の発明を「本願発明」という。)は、特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。 【請求項1】一対の信号線間の電位差を検出し増幅するためのセンスアンプであって、 前記一対の信号線間に、第1のプルダウン回路とプルアップ回路と第2のプルダウン回路とが順に配置された構成を有し、 前記プルアップ回路は、フリップフロップを構成する一対のP型FETを含み、該一対のP型FETのソースがともに第1の定電圧源に直接接続されている、センスアンプ。 2.刊行物の記載 (1)刊行物1記載発明 原査定の拒絶の理由に引用された特開昭63-37890号公報(以下、「刊行物1」という。)には、MOSメモリ装置に関して、図面と共に以下の記載がある。 (a)公報第2頁右上欄第13行?同欄第16行 この時プリチャージ信号φｐcによりトランジスタQ9、Q10、Q11がオンされ、ビット線対1、1’、7、7’の電位は定電圧Vmｔ(通常は(l/ 2)Vcc)にプリチャージされている。 (b)公報第3頁左上欄第17行?第3頁左下欄第2行 〔実施例〕 以下、この発明の一実施例を図について説明する。第1図は本発明の一実施例によるMOSメモリ装置を示し、図において、8、8’、10、10’はビット線、/ビット線(第1、第2の分割ビット線対)、15、15’は第3、第4のワード線、14はコラムデコーダ、9、9’はI/O線、/I/O線である。 第2図は、第1図のセンスアンプを構成した場合のMOSダイナミックRAMのブロック図を示したものである。シエアドセンスアンプの構成は、ビット線、/ビット線がそれぞれ8、8’と10と10’に分割されている。またそれぞれのビット線はトランジスタQ33、Q34、Q23、Q24により構成されるn-chセンスアンプ11及び13(第1及び第2のフリップフロップ)に直接接続されている。またビット線、/ビット線を分割するのはトランジスタQ26、Q27、Q31、Q32により構成される転送ゲート20a、20bである。 各々のビット線、/ビット線を分割している転送ゲート20a、20bの間(12に相当)には、トランジスタQ29、Q30により構成されるｐ-chセンスアンプ(第3のフリップフロップ)12aが1個あり、かつトランジスタQ9、Q10、Q11により構成された、ビット線、/ビット線をプリチャージするプリチャージ回路12bが存在する。 (c)公報第3頁右下欄第10行?第4頁左上欄第3行 ｔ=ｔ4でφSANEが高レベルになりn-chセンスアンプ11が活性化し、またほぼ同時に/φSAPが低レベルになりｐ-chセンスアンプ12aも活性化し、ビット線、/ビット線8、8’上にメモリセルのデータが0V及び(Vcc-Vｔh)Vに増巾される。次いでｔ=ｔ5でφGIが高レベルになり増巾されデータがトランジスタQ26、Q27を介してビット線、/ビット線10、10’上に転送される。ｔ=ｔ6においてN-chセンスアンプ13がφSANIにより活性化され、ビット線、/ビット線10、10’上にも0V(Vcc-Vｔh)Vに、データが増巾される。次いでｔ=ｔ7でΦYが高レベルになりI/O、/I/O線9、9’にデータが転送される。 (d)第1図には、 n-chセンスアンプ11を構成しているトランジスタQ33、Q34のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ35を介して接続され、n-chセンスアンプ13を構成しているトランジスタQ23、Q24のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ25を介して接続され、ｐ-chセンスアンプ12aを構成しているトランジスタQ29、Q30のそれぞれ一方の電極は共通に接続され、その接続点は、VccにトランジスタQ28を介して接続され、 n-chセンスアンプ11とｐ-chセンスアンプ12aとn-chセンスアンプ13とが順に配置されることが示されている。 以上の記載から、刊行物1には、次の発明(以下、「刊行物1記載発明」という。)が記載されている。 ビット線、/ビット線の電位は定電圧Vmｔ(通常は(l/ 2)Vcc)にプリチャージされ、ビット線、/ビット線が、それぞれ第1、第2の分割ビット線対8、8’と10、10’に分割されており、またそれぞれのビット線、/ビット線はトランジスタQ33、Q34、Q23、Q24により構成されるn-chセンスアンプ11及び13(第1及び第2のフリップフロップ)に直接接続され、ビット線、/ビット線を分割するのはトランジスタQ26、Q27、Q31、Q32により構成される転送ゲート20a、20bであり、 n-chセンスアンプ11を構成するトランジスタQ33、Q34のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ35を介して接続され、n-chセンスアンプ13を構成するトランジスタQ23、Q24のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ25を介して接続され、 各々のビット線、/ビット線を分割している転送ゲート20a、20bの間には、トランジスタQ29、Q30により構成されるｐ-chセンスアンプ(第3のフリップフロップ)12aが1個あり、該トランジスタQ29、Q30のそれぞれ一方の電極は共通に接続され、その接続点は、VccにトランジスタQ28を介して接続され、 n-chセンスアンプ11とｐ-chセンスアンプ12aとn-chセンスアンプ13とが順に配置されるシエアドセンスアンプにおいて、 ほぼ同時にn-chセンスアンプ11とｐ-chセンスアンプ12aが活性化し、ビット線8、/ビット線8’上にメモリセルのデータが0V及び(Vcc-Vｔh)Vに増巾され、次いでN-chセンスアンプ13が活性化され、ビット線、/ビット線10、10’上にも0V(Vcc-Vｔh)Vにデータが増巾されるシエアドセンスアンプ。 (2)刊行物2の記載 原査定の拒絶の理由に引用された特開平8-249885号公報には、ダイナミック型半導体記憶装置に関して、図6と共に以下の記載がある。 【0046】第1のセンスアンプ駆動線/SANは、第1のスイッチ素子(SEN10,…,SEN1(k-1))を介してVｓｓと接続され、イコライズのためのスイッチ素子(EQL0 ,…,EQLk-1)を介してVccと接続され、さらに第2のスイッチ素子(SEN00,…,SEN0(k-1))を介してVｓｓとVccプリチャージの間の電位Vm2の大きな容量C2を持つ電源に接続されている。第2のセンスアンプ駆動線SAPは直接Vccに接続されているが、スイッチ素子を介してVccに接続してもよい。 【0047】本実施例は、Vccプリチャージ方式であり、その中間電源Vmは(1/2)Vccが望ましい。Vccプリチャージ後ワード線を選択してセンスする時、/SANとVmをショートし、(1/2)Vcc近くまで下げ、次にVｓｓと/SANをショートし、Vｓｓにする。イコライズ時は/SANとVmをショートし、(1/2)Vccまで上げ/SANとVccをショートして、Vccまで上げる。 3.対比 本願発明と刊行物1記載発明とを対比すると、刊行物1記載発明の「ビット線、/ビット線」は、本願発明の「一対の信号線」に相当する。 また、刊行物1記載発明の「シエアドセンスアンプ」において、ビット線8、/ビット線8’上にメモリセルのデータが0V及び(Vcc-Vｔh)Vに増巾され、次いでN-chセンスアンプ13が活性化され、ビット線、/ビット線10、10’上にも0V(Vcc-Vｔh)Vにデータが増巾されるから、刊行物1記載発明の「シエアドセンスアンプ」は、本願発明の「一対の信号線間の電位差を検出し増幅するためのセンスアンプ」に相当する。 また、刊行物1記載発明において、n-chセンスアンプ11を構成するトランジスタQ33、Q34のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ35を介して接続され、n-chセンスアンプ13を構成するトランジスタQ23、Q24のそれぞれ一方の電極は共通に接続され、その接続点は、VｓｓにトランジスタQ25を介して接続されことによって、刊行物1記載発明の「n-chセンスアンプ11及び13」は、ビット線の電位をVｓｓに低下させるプルダウン回路として機能していることは明らかであるので、本願発明の「第1のプルダウン回路」及び「第2のプルダウン回路」に相当する。 また、刊行物1記載発明において、トランジスタQ29、Q30により構成されるｐ-chセンスアンプ(第3のフリップフロップ)12aが1個あり、該トランジスタQ29、Q30のそれぞれ一方の電極は共通に接続され、その接続点は、VccにトランジスタQ28を介して接続されることによって、刊行物1記載発明の「ｐ-chセンスアンプ(第3のフリップフロップ)12a」は、ビット線の電位をVccに上昇させるプルアップ回路として機能していることは明らかであるので、本願発明の「プルアップ回路」に相当する。 また、刊行物1記載発明の「ｐ-chセンスアンプ12a」を構成する「トランジスタQ29、Q30」が「P型FET」であることは当然である。 また、刊行物1の摘記事項(a)に「定電圧Vmｔ(通常は(l/ 2)Vcc)」と記載されているように、通常「Vcc」が「定電圧源」を意味することは技術常識である。 したがって、両者の一致点、相違点は、以下のとおりである。 [一致点] 「一対の信号線間の電位差を検出し増幅するためのセンスアンプであって、 前記一対の信号線間に、第1のプルダウン回路とプルアップ回路と第2のプルダウン回路とが順に配置された構成を有し、 前記プルアップ回路は、フリップフロップを構成する一対のP型FETを含み、該一対のP型FETの一方の電極がともに第1の定電圧源に接続されている、センスアンプ。」である点。 [相違点] 本願発明では、一対のP型FETのソースがともに第1の定電圧源に直接接続されているのに対して、刊行物1記載発明では、一対のP型FETの一方の電極がともに定電圧源にトランジスタQ28を介して接続されており、定電圧源に接続される一方の電極がソースであることが明らかでなく、その接続が直接接続でない点。 4.判断 刊行物2や特開平9-191086号公報(図1、図3(A)、(B)、段落【0027】の「図3は、図1のセンスアンプSA2として用いることができる、他の構成例を示したものである。図3(A)に示すように、センスアンプSA2を、1対のPチャンネルMOSトランジスタ31、32で構成し、そのゲート・ドレイン間を互いに交差接続した構成とすることによって、高速動作を行わせることができる。」、段落【0028】の「図3(B)に示すように、センスアンプSA2を、トランジスタ31、32のソース側にラッチトランジスタ34を設けた構成とし…(中略)…消費電流を押さえながら、カラム線以降データ線の動作を高速に実現できる。」参照)等により、フリップフロップを構成する一対のP型FETを含むセンスアンプにおいて、一対のP型FETの一方の電極がともに電圧源にトランジスタを介して接続されるようにして消費電流を押さえる代わりに、トランジスタを介さずに直接接続されるようにして高速動作を行わせることは周知である。 したがって、刊行物1記載発明において、一対のP型FETの一方の電極がともに第1の定電圧源にトランジスタQ28を介して接続される代わりに、上記周知技術の直接接続を用いて高速動作を行わせることは、当業者が適宜なし得る設計事項にすぎない。 また、特開平5-128859号公報(図7、段落【0007】の「P型センスアンプ3は交差結合されたｐチャネルMOSトランジスタQ3およびQ4を含む。トランジスタQ3はそのソースが信号線51に接続され、そのゲートがビット線BLに接続され、そのドレインがビット線/BLに接続される。トランジスタQ4はそのソースが信号線51に接続され、そのゲートがビット線/BLに接続され、そのドレインがビット線BLに接続される。」、段落【0009】の「P型センスアンプ3を駆動するためのセンスアンプ駆動信号は、相補センスアンプ活性化信号/S0に応答して信号線51を電源電位Vccへ接続するｐチャネルMOSトランジスタQ6からなるP型センスアンプ活性化回路5により発生される。」参照)、特開平9-69300号公報(図11、段落【0130】の「センスアンプ400は、NチャネルMOSトランジスタNi1、Ni2およびPチャネルMOSトランジスタPi1、Pi2を含む。NチャネルMOSトランジスタNi1およびNi2のソースは、N型センスアンプ活性化信号φNによって導通状態とされるN型センスアンプ駆動トランジスタ402および414を介して接地配線GNDと接続している。PチャネルMOSトランジスタP11およびP12のソースは、P型センスアンプ活性化信号φPによって導通状態とされるP型センスアンプ駆動トランジスタ406および410を介して電源電位Vccを供給する電源配線PV0と接続している。」参照)等にも示されているように、通常、フリップフロップを構成する一対のP型FETを含むセンスアンプにおいて、一対のP型FETのソースがともに電圧源に接続されていることは技術常識であるから、刊行物1記載発明の「一対のP型FETの一方の電極」を「ソース」とすることにも進歩性は認められない。 なお、請求人は、審判請求書において、「「Vd/2」プリチャージ方式の利点を損なうことなく、高速増幅と高速再書き込みを可能にし、DRAMのサイクルタイムの高速化を図ることができる」という本願発明の効果を主張している。 しかし、本願明細書の段落【0002】に「従来のDRAMのセンスアンプは、高密度化、雑音耐性、低電力特性から、共有CMOSセンスアンプによる折り返しビットラインからなる、いわゆる”Vd/2”(Vdは電源電圧)プリチャージ方式が主流である。」と記載されているように、「Vd/2」プリチャージ方式とは、共有CMOSセンスアンプによる折り返しビットラインからなるものであるが、刊行物1記載発明も、ビット線、/ビット線の電位は定電圧Vmｔ(通常は(l/ 2)Vcc)にプリチャージされるシエアドセンスアンプであり、本願発明も刊行物1記載発明も、「Vd/2」プリチャージ方式に関するものであることは明らかである。 また、すでに述べたように、トランジスタを介して電圧源に接続されるようにして消費電流を押さえる代わりに、トランジスタを介さずに直接接続されるようにして高速動作を行わせることは周知であるから、請求人が主張する高速化の効果も、上記周知技術から当業者が予測できる程度のものにすぎない。 第3.むすび 以上のとおり、本願発明は、刊行物1記載発明並びに上記各周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-02-05 |
| 結審通知日 | 2007-02-06 |
| 審決日 | 2007-03-14 |
| 出願番号 | 特願平11-242966 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 滝谷 亮一、須原 宏光 |
| 特許庁審判長 |
大日方 和幸 |
| 特許庁審判官 |
中村 和夫 坂東 博司 |
| 発明の名称 | センスアンプ |
| 代理人 | 坂口 博 |
| 代理人 | 市位 嘉宏 |