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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1161878 |
| 審判番号 | 不服2004-26062 |
| 総通号数 | 93 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-09-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-12-22 |
| 確定日 | 2007-08-02 |
| 事件の表示 | 平成 9年特許願第128836号「メモリ実装判別回路およびこれを用いたメモリコントロール回路」拒絶査定不服審判事件〔平成10年12月 4日出願公開、特開平10-320268〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成9年5月19日の出願であって、平成16年7月20日付けで拒絶の理由が通知され、同年9月17日付けで手続補正がなされたものの、同年11月29日付けで拒絶の査定がなされた。その後、同年12月22日に拒絶査定不服審判請求がなされたものである。 2.本願発明 本願の請求項1に係る発明は、平成16年9月17日付け手続補正書によって補正された明細書又は図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものである。 「【請求項1】 メモリコントロール回路に接続されているメモリ装置の個数を判断するメモリ実装判別回路であって、 プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、 プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段と、 前記メモリ装置を1個ずつ順次選択していくチップセレクト発生部と、 読み出しアドレスを固定した状態で、前記チップセレクト発生部がいずれかの前記メモリ装置を選択するたびに、前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給するとともに、前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、これらの信号レベルが一致するときはメモリコントロール回路とメモリ装置とが接続されていると判断することにより、前記メモリ装置の個数を計数する判断手段と、 を備えたことを特徴とするメモリ実装判別回路。」 3.引用文献 原査定の拒絶の理由に引用された特開平7-64866号(以下、「引用文献1」という。)には、図面と共に以下の事項が記載されている。 A.「【0015】 【実施例】本発明のメモリ・カードの記憶容量識別方法を、以下に図面と共に説明すると、図1はアドレス・バスがフル・デコードされている1MBｙｔeメモリ・カードのブロック図、図2はアドレス・バスがフル・デコードされている2MBｙｔeメモリ・カードのブロック図、図3はアドレス・バスがフル・デコードされている4MBｙｔeメモリ・カードのブロック図、図7はこれらのメモリ・カードを接続する本体装置のブロック図、図8はタイミング・チャート、図11は記憶容量識別のフローチャートをそれぞれ示す。 【0016】先ず、図1に示すアドレス・バスがフル・デコードされている1MBｙｔeメモリ・カード11は、1MBｙｔe容量のメモリ12、アドレス・デコーダ16、ライト・プロテクト・スイッチ(SW)17、本体装置との接続コネクタ18、ダイオードD、電池B、抵抗器R1?R4などの部品から構成されている。1MBｙｔe容量のメモリ12は、アドレスがA21までフル・デコードされているため、アドレスが1MBｙｔe未満の場合のみ、言い換えればA20=0でA21=0の場合にのみアクセスされ、アドレスが1MBｙｔe以上の場合、言い換えればA20=1でA21=0か、A20=0でA21=1か、A20=1でA21=1の場合にはアクセスされない。 【0017】図2に示すアドレス・バスがフル・デコードされている2MBｙｔeメモリ・カード21は、1MBｙｔe容量のメモリ22,23、アドレス・デコーダ26,ライト・プロテクトSW27、本体装置との接続コネクタ28と、電池Bなどその他の部品から構成されている。1MBｙｔe容量のメモリ22または23は、アドレスがA21までフル・デコードされているため、アドレスが2MBｙｔe未満の場合のみ、言い換えればA21=0の場合にのみアクセスされ、アドレスが2MBｙｔe以上の場合、言い換えればA21=1の場合にはアクセスされない。図3に示すアドレス・バスがフル・デコードされている4MBｙｔeメモリ・カード31は、1MBｙｔe容量のメモリ32,33,34,35、アドレス・デコーダ36、ライト・プロテクトSW37、本体装置との接続コネクタ38と、電池Bなどその他の部品から構成されている。1MBｙｔe容量のメモリ32または33または34または35は、アドレスがA21までフル・デコードされているため、アドレスが4MBｙｔe未満の場合にアクセスされる。」 B.「 【0019】上記メモリ・カード11,21及び31等を接続する図7に示す本体装置71は、その接続コネクタ72で、例えばメモリ・カード11の接続コネクタ18と接続される。本体装置71は、全体を制御するCPU73、制御プログラムが記憶されているROM74、作業用メモリとして使用するRAM75、本体装置71に対して入力を与える入力装置76、本体装置71からの出力を受けとる出力装置77、メモリ・カードとのインターフェース回路であるメモリ・カード・インターフェース78、メモリ・カードへのデータ・バスD0?D7の各信号用に用意されているプル・アップ抵抗(RU0?RU7)79、これらの各プル・アップ抵抗79を各データ・バスに接続するスイッチ(SWU0?SWU7)80、同じくメモリ・カードへのデータ・バスの各信号D0?D7用に用意されているプル・ダウン抵抗(RD0?RD7)81、これらの各プル・ダウン抵抗81を各データ・バスに接続するスイッチ(SWD0?SWD7)82から構成されている。 【0020】上記本体装置71中のRAM75には、データ・バスがプル・アップ時にメモリ・カードから読み込んだデータを保持するエリアのメモリMU83と、データ・バスがプル・ダウン時にメモリ・カードから読み込んだデータを保持するエリアのメモリMD84がある。またスイッチ(SWU0?SWU7)80とスイッチ(SWD0?SWD7)82のON/OFFは、CPU73から制御可能である。また、メモリ・カード・インターフェース78には、データ・バスの信号D0?D7用のバッファと方向制御の機能が、またアドレス・バスの信号A0?A21とライト信号WRとアウトプット・イネーブル信号OE用のバッファの機能がある。 【0021】図8に示すタイミング・チャートにおいて、1MBｙｔeメモリ・カードと2MBｙｔeメモリ・カードとの識別方法を説明する。 【0022】上記データ・バスの信号A0?A19とA20,ライト信号WR,アウトプット・イネーブル信号OEは、いずれも通常のCPUの同等機能の信号と同じ働きである。即ち、例えば、メモリ・カード11から本体装置71にデータを読み込む場合は、先ず信号A0?A19とA20で読み込みたいアドレスを決定し、信号WRを“H”レベルのままで信号OEを“H”レベル→“L”レベル→“H”レベルと変化させれば、アドレスが確定してして信号OEが“L”になってから一定時間後にデータ・バスの信号D0?D7が、2MBｙｔeメモリ・カードのプル・アップ時(信号「a」と略す),2MBｙｔeメモリ・カードのプル・ダウン時(信号「b」と略す),1MBｙｔeメモリ・カードのプル・アップ時(信号「c」と略す),1MBｙｔeメモリ・カードのプル・ダウン時(信号「d」と略す)に、図8に示すように、メモリ・カードから出力されるので、上記アウトプット・イネーブル信号OEの“L”レベルから“H”レベルの立ち上りタイミングｔ1またはｔ2で本体装置71がデータを読み込む。尚、上記信号A21は常に“L”レベルである。 【0023】さて、上記データ読み込みタイミングｔ1での期間ｔ10では、有効なデータを本体装置71が読み込むものであるが、この時のアドレス・バスの信号A20は“L”レベルなので、0?1MBｙｔe-1のメモリ空間がアクセスされる。このメモリ空間には1MBｙｔeメモリ・カードでも、2MBｙｔeメモリ・カードでも、実際のメモリが存在するので、メモリ・カードの内容がそのまま本体装置71に読み込まれる。 【0024】上記データ読み込みタイミングｔ1に対してデータ読み込みタイミングｔ2での期間ｔ20では、有効なデータを本体装置が読み込むものであるが、この時のアドレス・バスの信号A20は“H”レベルなので、1MBｙｔe?2MBｙｔe-1のメモリ空間がアクセスされる。このアクセス空間には2MBｙｔeメモリ・カードでは実際のメモリが存在するので、メモリ・カードの内容がそのまま本体装置71に読み込まれる。しかし、1MBｙｔeメモリ・カードでは実際のメモリが存在せず、なおかつメモリ・カード内部ではアドレス・バスがフル・デコードされているため、メモリ・カード内部のメモリはどれも選択されず、データ・バスの状態がそのまま本体装置71に読み込まれる。 【0025】ここで、図7に示すスイッチ(SWU0?SWU7)80をすべてONにし、スイッチ(SWD0?SWD7)82をすべてOFFにすれば、プル・アップ抵抗(RU0?RU7)79がデータ・バスの信号D0?D1のラインに接続されてプル・アップ状態になり、どのメモリも選択されていない状態ではデータ・バスはすべて“H”になり、図8に示す期間ｔ20での、1MBｙｔeメモリ・カードのプル・アップ時の信号D0?D7のように“FFH”のデータが本体装置71に読み込まれる。 【0026】また、図7に示すスイッチ(SWU0?SWU7)80をすべてOFFにし、スイッチ(SWD0?SWD7)82をすべてONにすれば、プル・ダウン抵抗(RD0?RD7)81がデータ・バスの信号D0?D7のラインに接続されてプル・ダウン状態になり、どのメモリも選択されていない状態ではデータ・バスすべて“L”になり、図8に示す期間ｔ20での1MBｙｔeメモリ・カードのプル・ダウン時の信号D0?D7(d信号)のように“00H”のデータが本体装置71に読み込まれる。 【0027】尚、メモリが実際に存在するアドレス空間をアクセスした場合には、データ・バスがプル・アップされていてもプル・ダウンされていても、実際のメモリの内容が本体装置に読み込まれる。これが、図8に示す期間ｔ10/a信号,期間ｔ10/b信号,期間ｔ10/c信号,期間ｔ10/d信号,期間ｔ20/a信号及び期間ｔ20/b信号である。 【0028】以上より1MBｙｔe?2MBｙｔe-1のメモリ空間をアクセスした場合に、データ・バスがプル・アップされている場合とプル・ダウンされている場合のデータが同じなら2MBｙｔeメモリ・カードであり、異なるなら1MBｙｔeメモリ・カードであると識別できる。 【0029】上記をフローチャートにしたのが図11である。先ず、データ・バスの信号D0?D7のラインを抵抗RU0?RU7でプル・アップし(S1)、1MBｙｔe?2MBｙｔe-1のメモリ空間の中から任意の1Bｙｔeを本体装置71に読み込んで、これを作業用のメモリMU83のエリアに保存する(S2)。次に、データ・バスの信号D0?D7のラインを抵抗(RD0?RD7)81でプル・ダウンし(S3)、上記ステップS2と同じ1Bｙｔeを本体装置71に読み込んで、これを作業用のメモリMD84のエリアに保存する(S4)。最後にメモリMU83とMD84の内容を比較し、等しくなければ、1MBｙｔeメモリ・カード11であり、等しければ2MBｙｔeメモリ・カード21であると識別する(S5)。 【0030】尚、以上の説明では、1MBｙｔeメモリ・カード11と2MBｙｔeメモリ・カード21とのメモリ容量の識別方法の説明であったが、同様な方法で2MBｙｔeメモリ・カード21と4MBｙｔeメモリ・カードとのメモリ容量の識別が可能である。」 以上の記載から、引用文献1には次の発明(以下、「引用発明」という。)が記載されている。 本体装置に接続コネクタを介して接続されている、内部に1MBｙｔe容量メモリを有するメモリ・カードの記憶容量を識別するメモリ・カードの記憶容量識別回路であって、 スイッチ80がONのときにのみメモリ・カードへのデータ・バスにプル・アップ抵抗79を接続するスイッチ80と、 スイッチ82がONのときにのみメモリ・カードへのデータ・バスにプル・ダウン抵抗81を接続するスイッチ82と、 読込みアドレスの上位ビットをデコードすることにより、メモリ・カード内の1MBｙｔe容量メモリを1個ずつ選択するアドレス・デコーダと、 読込みアドレスを切り換えてアクセスする際に、スイッチ80をONにし、スイッチ82をOFFにしてデータ・バスをプル・アップし、アクセスしたメモリ番地のデータを読み込んで作業用メモリMUに保存し、スイッチ80をOFFにし、スイッチ82をONにしてデータ・バスをプル・ダウンし、アクセスしたメモリ番地のデータを読み込んで作業用メモリMDに保存し、前記MUの内容と前記MDの内容を比較することにより、メモリ・カードの記憶容量を識別するメモリ・カード記憶容量識別回路 4.対比 本願発明と引用発明とを対比すると、 引用発明における「1MBｙｔe容量メモリ」「プル・アップ抵抗79を接続するスイッチ80」「プル・ダウン抵抗81を接続するスイッチ82」は、それぞれ、本願発明における「メモリ装置」「プルアップ手段」「プルダウン手段」に相当する。 引用発明において、本体装置にメモリ・カードが接続コネクタを介して接続され、本体装置がメモリ・カードをアクセスし、メモリ・カードの記憶容量を識別しているから、本体装置には本願発明における「メモリコントロール回路」に相当する部分が存在している。また、引用発明の「メモリ・カードの記憶容量識別回路」は、接続されているメモリカードの記憶容量を識別するものであるから、本願発明の「メモリ実装判別回路」と同等のものである。 引用発明において、スイッチ80,82はONやOFFにされているから、スイッチ80,82をON、OFFする制御信号が存在することは明らかであり、スイッチ80をON,OFFする制御信号が本願発明の「プルアップ制御信号」に相当し、スイッチ82をON,OFFする制御信号が本願発明の「プルダウン制御信号」に相当する。そして、引用発明の「データ・バス」は接続コネクタに接続されているから、データ・バスをプル・アップ又はプル・ダウンすることは「接続コネクタ」をプル・アップ又はプル・ダウンすることになり、「接続コネクタ」はメモリコントロール回路のデータ入力端子と言って良いものであるから、引用発明の「スイッチ80がONのときにのみメモリ・カードへのデータ・バスにプル・アップ抵抗79を接続するスイッチ80と、スイッチ82がONのときにのみメモリ・カードへのデータ・バスにプル・ダウン抵抗81を接続するスイッチ82」は、本願発明の「プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段」と同等のものである。 引用発明の「アドレス・デコーダ」は、本体装置から供給される読込みアドレスの上位ビットをデコードした信号を1MBｙｔe容量メモリのCS端子に入力し、当該メモリをアクセスしているから、1MBｙｔe容量メモリを1個ずつ選択していることになり、本願発明の「メモリ装置を1個ずつ選択していくチップセレクト発生部」に対応している。 引用発明において、スイッチ80,82をON,OFFするにはスイッチ80,82に制御信号を印可する必要があるから、引用発明は、本願発明における「前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給する」ことを行っている。そして、引用発明の「スイッチ80をONにし、スイッチ82をOFFにしてデータ・バスをプル・アップし、アクセスしたメモリ番地のデータを読み込んで作業用メモリMUに保存し、スイッチ80をOFFにし、スイッチ82をONにしてデータ・バスをプル・ダウンし、アクセスしたメモリ番地のデータを読み込んで作業用メモリMDに保存し、前記MUの内容と前記MDの内容を比較することにより、メモリ・カードの記憶容量を識別する」ことと、本願発明の「前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、これらの信号レベルが一致するときはメモリコントロール回路とメモリ装置とが接続されていると判断することにより、前記メモリ装置の個数を計数する判断手段」とは、比較の手法に差異はなく、比較結果に基づいてメモリ実装についての所定の判断を行う点で対応している。 よって、本願発明と引用発明とは、 メモリコントロール回路に接続されているメモリ装置の実装について所定の判断するメモリ実装判別回路であって、 プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、 プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段と、 前記メモリ装置を1個ずつ選択していくチップセレクト発生部と、 前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給するとともに、前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、メモリ装置の実装について所定の判断を行う判断手段と、 を備えたことを特徴とするメモリ実装判別回路 である点で一致し、次の点で相違する。 相違点1 本願発明では、読み出しアドレスを固定した状態でメモリ装置を1個ずつ順次選択していくものであるのに対し、引用発明では、読込みアドレスを切り換えてメモリ装置を選択している点 相違点2 メモリ実装についての所定の判断が、本願発明ではメモリ装置の個数を判断するものであるのに対し、引用発明ではメモリ・カード記憶容量を識別するものである点 5.検討 相違点1について 引用発明では、読込みアドレスはA0?A21で指定され、このうち下位ビットのA0?A19が1MBｙｔe容量メモリの内部アドレスとなり、A20,A21の上位ビットがデコードされてチップセレクト信号が生成されている。そして、メモリ容量を識別するためには上位ビットは変更していかなければならないが、メモリ内部アドレスに相当する下位ビットについてはメモリ容量識別のためには変更する必要がないから、当業者ならば固定したアドレスとしておくと考えるのが普通である。 引用文献1には、1MBｙｔeメモリ・カードか2MBｙｔeメモリ・カードかを識別するためには1M?2M-1番地から読込みを行えば良いと記載され、また、2MBｙｔeメモリ・カードか4MBｙｔeメモリ・カードかを識別するためには2M?4M-1番地から読込みを行えば良いとされている。従って、1MBｙｔeから4MBｙｔeまでのメモリ・カードを識別するためにはアドレスビットA20,A21を切り換えて1MBｔe容量メモリを順次選択し、データの読込みを行えば良いことは通常の思考力により想到されるところである。 従って、この相違点を格別のものということはできない。 相違点2について 引用発明は、メモリ・カードの記憶容量を識別するために、メモリ・カード内部の1MBｙｔe容量メモリを選択して実装されているかどうかをチェックしているから、1MBｙｔe容量メモリの個数を判別しているみることができる。また、本願明細書【0008】段落に「 半導体メモリ素子の使用個数を適宜選択できるようにするためには、半導体メモリ素子の実装個数または総記憶容量をメモリコントロール回路等に認識させる技術が必要となる。かかる技術としては、従来、以下のようなものが知られていた。」と記載されているように、メモリの実装個数または総記憶容量を認識する技術は非常に近接したものであるから、引用発明の記憶容量識別手法をメモリ装置の個数判別に用いることは容易に想到されるものである。 従って、この相違点を格別のものということはできない。 なお、請求人は、「本願発明は、「メモリ装置を1個ずつ順次選択していくチップセレクト発生部」を設けたので「アドレスを固定した状態で、接続された各メモリ装置の記憶容量値を考慮すること無しにメモリ装置の個数を計数することができる。」という作用効果を奏するのに対して、引用文献1の発明はこのような作用効果を奏しない。すなわち、引用文献1の発明では、チップセレクト発生部が設けられておらず、判別処理において読み出しアドレスを変更する必要があり、さらには、当該読み出しアドレスは判別対象となる記憶容量を考慮して決定しなければならない。」と主張しているが、相違点1についての項で議論したように、本願発明の「読み出しアドレス」に相当する引用発明の読込みアドレスの下位ビット(A0?A19)は、固定したアドレスと考えるのが普通であり、また、本願発明においてチップセレクト発生部がメモリ装置を順次選択していくための具体的手法が規定されているわけではないから、上記請求人の主張は、特許請求の範囲に記載された事項に基づくものとは認められない。 6.むすび したがって、本願発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-05-23 |
| 結審通知日 | 2007-05-29 |
| 審決日 | 2007-06-15 |
| 出願番号 | 特願平9-128836 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光、滝谷 亮一 |
| 特許庁審判長 |
吉岡 浩 |
| 特許庁審判官 |
小田 浩 青木 重徳 |
| 発明の名称 | メモリ実装判別回路およびこれを用いたメモリコントロール回路 |
| 代理人 | 大垣 孝 |